1. 为什么要在FPGA里算三角函数
做数字信号处理的朋友都绕不开一个经典问题：怎么在硬件里高效地算出sin和cos。你可能第一反应是查表，把0到360度的值全存到ROM里，用的时候按地址取就行。这招确实简单粗暴，我早期做DDS信号发生器的时候也这么干过，但很快就撞墙了——想要精度高一点，比如16位输出，那ROM的深度直接爆炸，一块Block RAM根本不够用，而且你只能取到离散的角度值，遇到任意角度还得做插值，误差和资源两头不讨好。
后来接触到CORDIC算法，才算是找到了正解。CORDIC全称是Coordinate Rotation Digital Computer，坐标旋转数字计算机，听起来挺唬人，但核心思想其实特别朴素：用一系列固定角度的旋转去逼近任意角度。你不需要乘法器，只需要加法、移位和一张很小的角度查找表，就能把sin和cos算出来。这对FPGA来说简直是量身定做的——FPGA最不缺的就是寄存器和加法器，而乘法器（DSP48）反而是稀缺资源。
这次我拿EGo1板卡做上板验证，这块板子是Xilinx Artix-7系列的XC7A35T，属于入门级FPGA开发板里性价比很高的一款。板载了足够多的LED、数码管和按键，用来观察CORDIC的运算结果非常直观。我打算把整个实现过程拆开揉碎讲清楚，从CORDIC的数学原理、Verilog代码结构、流水线设计，到上板后怎么用数码管显示结果、怎么验证正确性，都会给出可以直接复现的步骤和参数。
这篇文章适合谁看？如果你已经写过流水灯、跑过串口，想找一个有数学含量又不至于太难的FPGA项目来练手，那CORDIC算sin/cos就是绝佳选择。它涉及定点数表示、流水线设计、状态机控制、上板调试这些核心技能，做完一遍你对FPGA的理解会上一个台阶。如果你是完全零基础，建议先把Verilog的时序逻辑和组合逻辑搞清楚再来，不然代码里的移位和流水线会让你一头雾水。
提示：本文所有代码基于Vivado 2019.2和EGo1板卡验证通过，其他Xilinx 7系列板卡只需修改约束文件中的引脚分配即可移植。
2. CORDIC旋转模式的数学原理拆解
2.1 从旋转矩阵到迭代公式
CORDIC旋转模式的出发点是一个二维平面上的旋转操作。假设有一个点$(x_0, y_0)$，我们想把它绕原点旋转角度$\theta$，得到新的点$(x_1, y_1)$，用矩阵表示就是：
$$ \begin{bmatrix} x_1 \ y_1 \end{bmatrix} = \begin{bmatrix} \cos\theta & -\sin\theta \ \sin\theta & \cos\theta \end{bmatrix} \begin{bmatrix} x_0 \ y_0 \end{bmatrix} $$
展开就是$x_1 = x_0\cos\theta - y_0\sin\theta$，$y_1 = x_0\sin\theta + y_0\cos\theta$。如果直接这么算，你需要四个乘法器和两个加法器，在FPGA里乘法器是宝贵资源，能省则省。
CORDIC的巧妙之处在于，它把旋转角度$\theta$拆成一系列微小角度的累加：$\theta = \sum_{i=0}^{N-1} \sigma_i \alpha_i$，其中$\alpha_i = \arctan(2^{-i})$，$\sigma_i$取$+1$或$-1$表示这一级是逆时针还是顺时针旋转。这样一来，旋转矩阵里的$\cos\alpha_i$和$\sin\alpha_i$就可以用$2^{-i}$来近似，而乘以$2^{-i}$在硬件里就是右移i位，根本不需要乘法器。
把旋转矩阵中的$\cos\alpha_i$提出来，迭代公式变成：
$$ x_{i+1} = x_i - \sigma_i \cdot y_i \cdot 2^{-i} $$ $$ y_{i+1} = y_i + \sigma_i \cdot x_i \cdot 2^{-i} $$ $$ z_{i+1} = z_i - \sigma_i \cdot \alpha_i $$
其中$z_i$是剩余待旋转的角度，初始值$z_0 = \theta$。每一级根据$z_i$的符号决定$\sigma_i$：如果$z_i > 0$，说明还需要逆时针转，$\sigma_i = +1$；如果$z_i < 0$，说明转过头了，$\sigma_i = -1$。这样迭代下去，$z_i$会逐渐趋近于0，最终$(x_N, y_N)$就是旋转后的坐标。
2.2 增益因子K的处理
上面那个公式里，我们把$\cos\alpha_i$提出去了，但每一级都有一个$\cos\alpha_i$，N级下来总的缩放因子是：
$$ K = \prod_{i=0}^{N-1} \cos\alpha_i = \prod_{i=0}^{N-1} \frac{1}{\sqrt{1+2^{-2i}}} $$
这个K是一个常数，当N趋于无穷时，K约等于0.607252935。也就是说，如果你初始输入$(x_0, y_0) = (1, 0)$，经过N级迭代后得到的不是$(\cos\theta, \sin\theta)$，而是$(K\cos\theta, K\sin\theta)$。所以要么在迭代前把初始值乘以$1/K \approx 1.646760258$，要么在迭代后除以K。我选择在初始化时把$x_0$设为$1/K$的定点数，这样输出直接就是sin和cos，省去后处理的麻烦。
2.3 角度覆盖范围与收敛条件
CORDIC旋转模式有一个硬性限制：输入角度必须在$[-99.7°, +99.7°]$范围内，这个范围是所有$\alpha_i$之和，即$\sum_{i=0}^{\infty} \arctan(2^{-i}) \approx 99.7°$。超过这个范围，迭代就无法收敛到目标角度。
那如果我要算120°的sin怎么办？很简单，利用三角函数的对称性。$120° = 180° - 60°$，$\sin(120°) = \sin(60°)$，$\cos(120°) = -\cos(60°)$。你只需要在预处理阶段把角度映射到$[-90°, 90°]$内，记录象限信息，最后根据象限对sin和cos的符号做修正就行。这个预处理逻辑用Verilog写起来也就十几行，后面我会给出具体实现。
注意：角度覆盖范围是CORDIC的固有特性，不是实现缺陷。任何声称能直接算全角度范围的CORDIC实现，要么做了预处理，要么在骗你。
3. 定点数格式选择与精度分析
3.1 为什么用Q格式定点数
FPGA里没有原生的浮点运算单元（除非你用高端器件的DSP硬核），所以必须用定点数。定点数的核心是确定整数位宽和小数位宽。我用的是Q3.13格式，总共16位，其中1位符号位、2位整数位、13位小数位。为什么这么选？
先看角度范围。经过预处理后，角度在$[-90°, 90°]$内，用弧度表示就是$[-1.5708, 1.5708]$。整数部分最大是1，所以2位整数位（含符号位）足够了。小数位13位意味着角度分辨率是$2^{-13} \approx 0.000122$弧度，约等于0.007度，这个精度对于大部分应用都够用了。
再看sin和cos的输出范围。它们的值在$[-1, 1]$之间，同样用Q3.13格式表示，分辨率是$2^{-13} \approx 0.000122$。如果你需要更高精度，可以扩展到Q3.15或者Q3.17，但资源消耗会相应增加。我在EGo1上实测，Q3.13的精度已经足够驱动数码管显示到小数点后三位，肉眼完全看不出误差。
3.2 迭代次数与精度的关系
CORDIC的精度和迭代次数直接相关。理论上，每迭代一次，角度误差大约减少一半。对于16位定点数，迭代16次就能达到比较理想的精度。我试过迭代12次和16次，12次的时候sin值的最大误差大约在0.001左右，16次能降到0.0002以下。
但迭代次数不是越多越好。每增加一级迭代，就多一级流水线寄存器，资源消耗线性增长。而且当$i$大到一定程度，$2^{-i}$已经小于定点数的最小分辨率了，再迭代也没有意义。对于Q3.13格式，$2^{-13}$就是最小步进，所以迭代到$i=13$以后，移位操作实际上已经移不出有效位了。我最终选择16级迭代，兼顾精度和资源。
3.3 角度查找表的生成
每一级迭代需要一个角度常数$\alpha_i = \arctan(2^{-i})$，这些常数需要预先算好，存到ROM或者直接用组合逻辑输出。我用的是Verilog的case语句直接输出，综合工具会自动把它映射成LUT，比调用Block RAM更省资源。
| 迭代级数 i | $\alpha_i$ (弧度) | Q3.13定点数 (十六进制) |
|---|---|---|
| 0 | 0.785398 | 0x1922 |
| 1 | 0.463648 | 0x0ED6 |
| 2 | 0.244979 | 0x07D7 |
| 3 | 0.124355 | 0x03FB |
| 4 | 0.062419 | 0x01FF |
| 5 | 0.031240 | 0x0100 |
| 6 | 0.015624 | 0x0080 |
| 7 | 0.007812 | 0x0040 |
| 8 | 0.003906 | 0x0020 |
| 9 | 0.001953 | 0x0010 |
| 10 | 0.000977 | 0x0008 |
| 11 | 0.000488 | 0x0004 |
| 12 | 0.000244 | 0x0002 |
| 13 | 0.000122 | 0x0001 |
| 14 | 0.000061 | 0x0000 |
| 15 | 0.000031 | 0x0000 |
可以看到，从第14级开始，$\alpha_i$已经小于Q3.13的最小分辨率了，定点数表示就是0。这意味着后面几级迭代对角度收敛几乎没有贡献，但对x和y的数值修正仍有微小作用。我保留16级是为了让流水线结构整齐，实际你做到14级也完全能用。
实操心得：角度查找表建议用Python脚本生成，不要手算。我写了一个三行脚本：
import math; [print(f"i={i}, alpha={math.atan(2**-i):.6f}, hex={int(math.atan(2**-i)*8192):04X}") for i in range(16)]，直接复制结果到Verilog里，省时省力还不容易出错。
4. Verilog流水线架构设计与实现
4.1 整体模块划分
整个设计我分成三个模块：角度预处理模块、CORDIC核心迭代模块、输出修正模块。这种划分的好处是每个模块职责单一，方便单独仿真验证。
角度预处理模块负责把输入角度映射到$[-90°, 90°]$，并输出象限标志。CORDIC核心模块是纯流水线结构，16级迭代，每级一个时钟周期，输入到输出延迟16个周期。输出修正模块根据象限标志对sin和cos的符号进行修正。
顶层模块把这三个串起来，加上输入输出接口。输入是16位角度值（Q3.13格式）和一个start信号，输出是16位sin值和16位cos值，以及一个done信号表示结果有效。
4.2 流水线寄存器的设计
CORDIC的迭代结构天然适合流水线。每一级迭代的输入是上一级的$(x, y, z)$，输出是新的$(x, y, z)$。我在每级之间插入寄存器，这样时钟频率可以跑得很高。
关键代码片段如下：
// 第i级流水线 always @(posedge clk) begin if (stage_valid[i]) begin if (z[i][15] == 1'b0) begin // z为正，逆时针旋转 x[i+1] <= x[i] - (y[i] >>> i); y[i+1] <= y[i] + (x[i] >>> i); z[i+1] <= z[i] - alpha[i]; end else begin // z为负，顺时针旋转 x[i+1] <= x[i] + (y[i] >>> i); y[i+1] <= y[i] - (x[i] >>> i); z[i+1] <= z[i] + alpha[i]; end end end注意这里用了>>>算术右移，对于有符号数，算术右移会保留符号位，这正是我们需要的。如果你用>>逻辑右移，负数会变成正数，结果全错。这个坑我踩过，仿真波形一看x和y的值完全不对，排查了半天才发现是移位操作符用错了。
4.3 初始值的设定
前面说过，为了补偿CORDIC的增益K，初始$x_0$要设为$1/K \approx 1.646760258$。用Q3.13格式表示就是$1.646760258 \times 8192 \approx 13493$，十六进制是0x34B5。$y_0$设为0，$z_0$设为输入角度。
x[0] <= 16'h34B5; // 1/K in Q3.13 y[0] <= 16'h0000; z[0] <= angle_in;这里有个细节：$1/K$的定点数表示会有截断误差，导致最终结果有一个很小的固定偏差。我实测这个偏差大约在0.0001左右，对于数码管显示完全无影响。如果你追求极致精度，可以把位宽扩展到18位或20位，但资源消耗会增加。
4.4 象限修正逻辑
预处理模块把输入角度映射到$[-90°, 90°]$，同时输出两个标志位：quadrant表示原始角度在哪个象限，sign_sin和sign_cos表示最终结果是否需要取反。
| 原始角度范围 | 映射后角度 | sin修正 | cos修正 |
|---|---|---|---|
| $[0°, 90°]$ | $\theta$ | 不变 | 不变 |
| $[90°, 180°]$ | $180° - \theta$ | 不变 | 取反 |
| $[180°, 270°]$ | $\theta - 180°$ | 取反 | 取反 |
| $[270°, 360°]$ | $360° - \theta$ | 取反 | 不变 |
这个映射逻辑用组合逻辑就能实现，不需要额外的时钟周期。修正操作就是在输出阶段根据标志位对sin和cos取反（二进制补码取反加一）。
5. EGo1上板验证与数码管显示
5.1 板卡资源与引脚分配
EGo1板卡的核心芯片是XC7A35T-1CSG324C，有20800个LUT、41600个触发器、90个DSP48E1。我这个CORDIC设计综合下来大约用了1200个LUT和800个触发器，DSP48一个都没用，资源占用率不到6%，非常轻量。
板载的数码管是共阳极的，8位动态扫描。我用其中4位显示sin值，4位显示cos值。输入角度用板上的5个按键来设置，每按一次加15度，从0度循环到345度。这样你可以手动遍历所有象限，验证符号修正逻辑是否正确。
引脚分配在XDC约束文件里写清楚就行，EGo1的数码管段选和位选引脚在官方原理图里都有标注。我建议先把数码管动态扫描的代码单独调通，确认显示正常后再接入CORDIC的输出，不然出了问题你分不清是CORDIC算错了还是数码管驱动有问题。
5.2 数码管显示格式
sin和cos的值在$[-1, 1]$之间，用Q3.13格式表示。要显示到数码管上，需要做定点到十进制的转换。我的做法是：先把16位定点数取绝对值，然后乘以1000，再除以8192，得到千分位的整数表示。比如sin值0x199A（对应0.8），乘以1000得655360，除以8192得80，显示就是0.080？不对，应该是0.800。
这里要注意小数点位置。Q3.13格式中，低13位是小数，所以实际值 = 定点数 / 8192。要显示三位小数，就是 (定点数 * 1000) / 8192。这个除法在FPGA里可以用移位和加法近似，或者直接调用除法器IP。我为了简单，直接用了一个查找表把常见的值映射成BCD码，反正数码管只需要显示0到999。
注意：数码管显示的是绝对值，符号用单独的一个LED指示。正数LED灭，负数LED亮。这样比在数码管上显示负号更直观，也省去了七段码的额外编码。
5.3 上板实测结果
我测试了0度、30度、45度、60度、90度这几个关键角度，实测结果如下：
| 输入角度 | sin理论值 | sin实测值 | cos理论值 | cos实测值 |
|---|---|---|---|---|
| 0° | 0.000 | 0.000 | 1.000 | 1.000 |
| 30° | 0.500 | 0.500 | 0.866 | 0.865 |
| 45° | 0.707 | 0.707 | 0.707 | 0.707 |
| 60° | 0.866 | 0.865 | 0.500 | 0.500 |
| 90° | 1.000 | 0.999 | 0.000 | 0.001 |
误差在正负0.001以内，主要来源是定点数截断和迭代次数限制。对于数码管显示来说，这个精度完全够用。如果你把输出位宽扩展到18位，误差可以进一步降到0.0002以下。
5.4 时序分析与时钟频率
在Vivado里跑综合和实现后，时序报告显示最大时钟频率可以跑到120MHz，我实际用的是50MHz的板载时钟，时序余量很大。关键路径在最后几级迭代的加法器上，因为位宽没有变化，所以延迟比较固定。
如果你想跑更高的时钟频率，可以在流水线中间再插一级寄存器，把组合逻辑切成两半。但50MHz对于这个应用已经绰绰有余了，没必要为了追求高频而增加流水线深度。
6. 常见问题排查与避坑指南
6.1 仿真结果全错怎么办
这是最常见的问题，大概率是移位操作符用错了。Verilog里>>是逻辑右移，高位补0；>>>是算术右移，高位补符号位。CORDIC处理的是有符号数，必须用>>>。如果你用了>>，负数右移会变成正数，整个迭代就崩了。
另一个可能是角度单位搞混了。CORDIC的迭代公式用的是弧度，不是角度。你输入30度，要先转换成弧度0.5236，再转成Q3.13定点数0x10C2。如果直接把30转成定点数0x1E00，那算出来就是30弧度的sin值，完全不对。
6.2 输出值始终为0或饱和
如果sin和cos输出一直是0，检查初始值$x_0$是否设对了。$x_0$应该是$1/K$的定点数，不是1的定点数。如果你设成0x2000（即1.0），输出会缩小到原来的0.607倍，但不会变成0。如果输出一直是0，可能是流水线valid信号没对齐，导致输出寄存器没更新。
如果输出饱和在最大值0x7FFF，说明迭代发散了。检查角度是否超出了$[-99.7°, 99.7°]$范围，或者预处理模块的映射逻辑有bug。我遇到过一种情况：预处理模块把200度映射成了-160度，但-160度仍然超出范围，导致迭代不收敛。正确的做法是先把角度归一化到$[0°, 360°)$，再做象限映射。
6.3 数码管显示闪烁或重影
这是数码管动态扫描的经典问题。扫描频率太低会闪烁，太高会重影。我的经验是扫描频率在1kHz左右比较合适，即每位数码管点亮1ms，8位轮流一遍8ms，人眼完全感觉不到闪烁。如果你用50MHz时钟，分频到1kHz就是计数50000次翻转一次。
重影通常是位选和段选切换时没有处理好。正确的顺序是：先关掉所有位选，更新段选数据，再打开目标位选。这样避免上一位的段选数据串到下一位。
6.4 资源占用过高怎么办
如果你发现LUT用量远超预期，检查一下是不是把角度查找表综合成了Block RAM。用case语句写的角度表，综合工具可能会推断成分布式RAM，占用大量LUT。你可以加一个(* rom_style = "block" *)属性强制用Block RAM，或者干脆把角度表改成组合逻辑输出，因为只有16个常数，用LUT实现反而更省。
另一个资源大户是流水线寄存器。16级迭代，每级3个16位寄存器，总共768个触发器。如果你把位宽降到14位，触发器数量能减少12.5%。但我觉得没必要为了省这点资源牺牲精度，Artix-7的触发器资源很充裕。
6.5 常见问题速查表
| 现象 | 可能原因 | 排查方法 | 解决方法 |
|---|---|---|---|
| 仿真输出全错 | 移位操作符用错 | 检查代码中是否用>>> | 改为算术右移 |
| 输出为0 | 初始值设错 | 检查$x_0$是否为0x34B5 | 修正初始值 |
| 输出饱和 | 角度超范围 | 检查输入角度是否在正负99.7度内 | 增加预处理映射 |
| 数码管闪烁 | 扫描频率太低 | 示波器测位选信号频率 | 调整分频系数到1kHz |
| 资源占用高 | 角度表被综合成RAM | 查看综合报告中的RAM使用 | 改用LUT实现或加rom_style属性 |
| 时序不满足 | 组合逻辑太长 | 查看时序报告的关键路径 | 插入流水线寄存器 |
7. 进一步扩展与优化方向
这个CORDIC核心跑通之后，你可以往几个方向继续深挖。第一个方向是提高吞吐率，现在的设计是每16个时钟周期出一个结果，如果你需要连续计算多个角度，可以在流水线中间插入多个数据，实现全流水线并行。具体做法是在每级流水线加一个valid移位寄存器，当valid信号到达最后一级时输出结果。这样理论上每个时钟周期都能出一个新结果，吞吐率提升16倍。
第二个方向是支持反正切运算，也就是CORDIC的向量模式。旋转模式是已知角度求sin/cos，向量模式是已知坐标求角度和模长。向量模式的迭代公式略有不同，但核心思想一样。你只需要把旋转模式中的z通道改成累加角度，x和y的迭代方向由y的符号决定。这个扩展在电机控制里的角度解算非常有用。
第三个方向是与DDS结合做信号发生器。用CORDIC代替ROM查表，可以生成任意频率的正弦波，而且频率分辨率只取决于相位累加器的位宽，不受ROM深度限制。我在EGo1上试过用CORDIC做DDS，输出接板载的音频codec，能听到很纯净的正弦音。这个项目后续可以单独写一篇。
实操心得：CORDIC的代码结构非常规整，16级迭代几乎是复制粘贴。我建议你写一个Python脚本自动生成Verilog代码，把迭代级数、位宽、角度表都参数化。这样你想改成20级迭代或者18位位宽，改一个参数重新生成就行，不用手动改16遍代码。这个脚本我花了半小时写，省下了至少两小时的重复劳动。
最后再分享一个小技巧：调试CORDIC的时候，把每一级的z值都接到ILA（集成逻辑分析仪）上观察。正常的收敛过程是z值逐级减小，符号在正负之间交替。如果某一级z值突然变大或者符号不变，说明那一级的移位或加法有问题。ILA是Vivado里最好用的调试工具，没有之一，上板调试必备。
