1. 从一个“嗡嗡响”的电源说起：为什么滤波和并联谐振值得单独开一篇
如果你焊过功放、做过开关电源，或者只是给单片机供电时被莫名其妙的噪声折腾过，那你大概率已经和滤波电路打过照面了。我最早接触滤波，是修一台老式收音机，喇叭里总有“嗡嗡”的交流声，换了滤波电容就好了——那时候只知道“电容能滤掉杂波”，但为什么是这个容值、为什么并联一个小电容效果更好，完全说不清楚。后来做电流采样电路，采样信号上叠加了开关噪声，波形毛刺得没法看，才逼着自己把RC滤波、LC滤波、π型滤波这些结构一个个算了一遍，也第一次认真研究了“实际电感线圈下的并联谐振”到底和理想模型差在哪。
这篇笔记就围绕两个核心展开：一是滤波电路的常见结构与选型逻辑，二是实际电感线圈参与并联谐振时那些教科书上不会细讲、但实操中一定会遇到的坑。关键词里出现的RC滤波器、LC并联谐振电路、π型滤波、EMI滤波、品质因数、数字地与模拟地，我都会结合自己的实操经验讲清楚。适合正在学电路基础的学生、刚入行的硬件工程师，以及像我一样喜欢自己动手焊板子、调电路的爱好者。你不需要很深的数学功底，但需要对电容、电感、阻抗这些概念有个基本印象，剩下的我们边算边聊。
我写这篇的初衷很简单：网上讲滤波的文章很多，但大多停留在“电容通高频阻低频”这种一句话结论上，真正到了选型、算参数、布板、排查噪声的时候，你会发现那些结论根本不够用。尤其是并联谐振，理想电感和实际电感线圈的差别，能让你算出来的谐振频率和实测值差出一大截。所以这篇笔记会尽量把“为什么”讲透，把“怎么做”写细，让你看完能直接上手算、上手调。
2. 滤波电路的整体设计思路与选型逻辑
2.1 滤波到底在滤什么：从干扰源说起
很多人一上来就问“滤波电路怎么设计”，其实更该先问“我要滤掉什么”。滤波的本质是把不需要的频率成分衰减掉，保留需要的成分。那不需要的成分从哪来？常见的有三类：一是电源纹波，比如开关电源的开关频率及其谐波，几十kHz到几MHz都有；二是外部耦合进来的干扰，比如空间电磁场在导线上感应出的高频噪声；三是电路自身产生的噪声，比如数字电路翻转时的电流尖峰。
搞清楚干扰源的频率范围，滤波器的截止频率才有依据。举个例子，我给一个12V开关电源做输出滤波，开关频率是300kHz，那我希望滤波器在300kHz以上有足够衰减，同时不能影响直流输出。这时候截止频率选在几十kHz就比较合适，既能把开关纹波压下去，又不会对负载瞬态响应造成太大拖累。如果你连干扰频率都不知道，就盲目堆电容，很可能滤了个寂寞，甚至因为电容的等效串联电感（ESL）在某个频点发生谐振，反而把噪声放大了。
提示：动手设计滤波之前，先用示波器（最好带FFT功能）测一下噪声的频谱，看清楚主要能量集中在哪个频段，这一步能帮你省掉大量试错时间。
2.2 RC、LC、π型滤波的取舍：没有最好，只有最合适
滤波电路的结构选择，核心是在成本、体积、衰减能力、直流损耗之间做权衡。我按自己常用的顺序说一下。
RC低通滤波是最简单的结构，一个电阻串在信号路径上，一个电容对地。它的优点是便宜、好算、不引入电感那种非线性问题，缺点是电阻上会有直流压降和功率损耗，而且输出阻抗偏高，带负载能力差。所以RC滤波一般用在信号链里，比如电流采样电路的输入滤波、ADC前级抗混叠，而不是用在大电流的电源路径上。截止频率公式是 f_c = 1/(2πRC)，这个大家都会，但实际选的时候要注意：电阻太大会引入热噪声，电容太大会导致响应变慢，一般R取几百欧到几十千欧，C取纳法到微法级别。
LC滤波用电感代替电阻，直流损耗小，适合电源路径。但电感有直流电阻（DCR）、饱和电流、自谐振频率这些参数，选不好反而添乱。LC低通的截止频率是 f_c = 1/(2π√(LC))，注意这里和RC不一样，是根号下LC。LC滤波的一个特点是二阶滚降，理论上比RC的一阶滚降更陡，但实际因为电感的寄生参数，高频段衰减会变差。
π型滤波就是电容-电感-电容（或电容-电阻-电容）的结构，因为形状像希腊字母π而得名。它相当于两级滤波级联，衰减能力更强，在EMI滤波电路里非常常见。我做过一个电流采样电路，输入端用了π型滤波，前面一个0.1μF，中间一个磁珠，后面再一个0.1μF，采样波形上的毛刺明显干净了很多。π型滤波的代价是元件多、体积大，而且如果中间用电感，还要考虑谐振问题——这就引出了后面要重点讲的并联谐振。
| 结构 | 优点 | 缺点 | 典型场景 |
|---|---|---|---|
| RC低通 | 便宜、简单、无谐振 | 有压降、带载差 | 信号采样、ADC前级 |
| LC低通 | 直流损耗小、衰减陡 | 有谐振、体积大 | 电源输出滤波 |
| π型滤波 | 衰减强、双向滤波 | 元件多、需防谐振 | EMI滤波、电源入口 |
2.3 数字地与模拟地：滤波效果的一半在布局
我见过太多人把滤波电路算得漂漂亮亮，结果板子一上电噪声依旧，最后发现是地没处理好。数字地和模拟地的处理，是滤波电路能不能发挥作用的关键前提。数字电路翻转时，地线上会有高频电流流过，如果数字地和模拟地混在一起，这些噪声就会串到模拟信号里，你前面加再多滤波都白搭。
我的做法是：数字地和模拟地在物理上分开铺铜，最后只在一点（通常是ADC芯片下方或电源入口处）用0欧电阻或磁珠连接。这样数字地上的噪声不会直接流到模拟地，模拟信号的参考地相对干净。滤波电容的接地端一定要就近接到干净的地上，走线尽量短，否则引线电感会让电容在高频段失效。这一点在π型滤波里尤其重要，因为它的效果高度依赖每个电容的接地质量。
注意：0欧电阻不是真的“零欧”，它有几十毫欧的电阻和一点电感，但在单点连接里足够用。磁珠则对高频有阻抗，适合抑制高频噪声，但要注意它的直流电阻和额定电流。
3. 核心细节解析：RC滤波参数怎么算、电感线圈为什么不是理想的
3.1 RC滤波器：截止频率只是起点，阻抗匹配才是关键
RC低通滤波的截止频率 f_c = 1/(2πRC)，这个公式简单，但实际设计时不能只看这一个数。我拿一个电流采样电路输入滤波的例子来说。假设采样信号带宽需要保留到10kHz，采样电阻是0.1Ω，后面接一个运放做放大。如果我在采样电阻和运放之间串一个1kΩ电阻、并一个100nF电容，截止频率算下来是 f_c = 1/(2π×1000×100e-9) ≈ 1.59kHz。这个截止频率低于10kHz，会把有用信号也衰减掉，所以不合适。
正确的做法是先确定你要保留的最高信号频率，然后让截止频率略高于它，比如取1.5到2倍。如果保留10kHz，截止频率取15kHz到20kHz。同时还要考虑滤波器的输入输出阻抗。RC滤波的输入阻抗大约是R（加上前级输出阻抗），输出阻抗也大约是R（并联电容的容抗在低频段很大，可忽略）。如果后级运放的输入阻抗不够高，R上的分压会影响信号幅度。所以R不能取太大，一般几百欧到几欧，具体看信号源阻抗和后级输入阻抗。
我自己的经验是：信号链里的RC滤波，R取100Ω到1kΩ，C取1nF到100nF，截止频率落在几十kHz到几MHz之间，既能滤掉高频噪声，又不会明显影响信号。如果是电源路径上的RC滤波，那就要算功耗了，P = I²R，电流大的时候R必须很小，否则电阻会发烫。
3.2 实际电感线圈：理想模型之外的三个“捣乱分子”
讲并联谐振之前，必须先说清楚实际电感线圈和理想电感的差别。理想电感就是一个纯电感L，阻抗是jωL，随频率线性增加。但实际电感线圈有三个寄生参数：直流电阻DCR、匝间电容、磁芯损耗。
直流电阻是绕线本身的电阻，它让电感在低频段不是一个纯电抗，而是有实部。匝间电容是线圈匝与匝之间形成的分布电容，它和电感本身构成一个并联谐振回路，这个谐振频率叫自谐振频率（SRF）。在自谐振频率以下，电感表现为感性；到了自谐振频率，阻抗达到最大；超过自谐振频率，电感反而表现为容性。磁芯损耗则让电感在高频段有额外的等效串联电阻。
这三个参数里，对并联谐振影响最大的是匝间电容。举个例子，一个标称100μH的电感，如果匝间电容是10pF，那它的自谐振频率大约是 f = 1/(2π√(LC)) = 1/(2π√(100e-6×10e-12)) ≈ 5MHz。也就是说，这个电感在5MHz以上就不再是电感了，你拿它做滤波，高频段的效果会完全出乎意料。
提示：选电感做滤波时，一定要看数据手册里的自谐振频率，确保你的工作频率远低于它。一般要求工作频率低于自谐振频率的1/3到1/5。
3.3 品质因数Q：谐振回路的“尖锐程度”
品质因数Q是描述谐振回路选择性的参数。对于并联谐振，Q = R/(ω₀L) = ω₀CR，其中ω₀是谐振角频率，R是回路的等效并联电阻。Q越高，谐振峰越尖锐，选择性越好，但带宽越窄。在滤波电路里，Q值直接影响滤波器的频率响应形状。
理想LC并联谐振在谐振频率处阻抗无穷大，但实际电感有DCR，电容有等效串联电阻（ESR），所以谐振阻抗是有限的。Q值越高，谐振峰越高，意味着在这个频率附近信号会被放大，而不是衰减。这在滤波电路里可能是个麻烦——如果你要滤掉的噪声正好落在谐振频率附近，它不仅没被滤掉，反而被放大了。
我踩过的一个坑：用LC滤波做电源输出，电感是22μH，电容是100μF，算出来谐振频率约3.4kHz。结果负载瞬态响应时，输出在3kHz附近有明显的振铃，就是因为这个谐振峰的Q值太高。后来在电容上串了一个0.1Ω的小电阻，把Q值降下来，振铃就消失了。所以LC滤波不是Q越高越好，有时候要故意“阻尼”一下。
4. 实操过程：从算参数到搭电路，一步步验证并联谐振
4.1 手算一个LC并联谐振电路：参数选择与计算过程
我拿一个实际做过的例子来算。目标：设计一个LC并联谐振回路，谐振频率f₀ = 100kHz，用于滤除这个频率附近的干扰。手头有标准值的电感和电容，需要确定L和C的组合，并估算实际谐振频率。
先选电容，因为电容的标准值比较密。取C = 10nF，根据 f₀ = 1/(2π√(LC))，反推L = 1/((2πf₀)²C) = 1/((2π×100e3)²×10e-9) ≈ 253μH。标准值里250μH比较接近，就用250μH。重新算谐振频率：f₀ = 1/(2π√(250e-6×10e-9)) ≈ 100.7kHz，和100kHz很接近，可以接受。
接下来考虑实际电感的影响。假设选的是一个250μH的工字电感，数据手册给出自谐振频率是8MHz，DCR是0.5Ω。8MHz远高于100kHz，所以在这个频率下电感基本是理想的。但匝间电容仍然存在，它会稍微降低实际谐振频率。粗略估算，如果匝间电容是5pF，那么电感的等效并联电容就是5pF，和外部10nF并联后是10.005nF，谐振频率变化不到0.1%，可以忽略。
但DCR不能忽略。DCR=0.5Ω，在100kHz时电感的感抗是 ωL = 2π×100e3×250e-6 ≈ 157Ω，DCR只占0.3%，影响很小。所以这个设计在100kHz附近基本符合理想模型。
4.2 搭电路实测：谐振频率偏移了多少
理论算完，一定要实测。我搭了一个简单的测试电路：信号发生器输出正弦波，串一个1kΩ电阻接到LC并联回路上，用示波器看回路两端的电压。改变频率，找到电压最大的点，就是谐振频率。
实测结果：理论100.7kHz，实测98.5kHz，偏移了约2%。这个偏移主要来自电感的匝间电容和测试引线的寄生电容。2%的偏移在大多数应用里可以接受，但如果你做的是窄带滤波，比如通信里的选频回路，2%就可能让信号偏出通带。这时候就需要用可调电感或可调电容来微调。
我还测了谐振时的阻抗。理论并联谐振阻抗在理想情况下无穷大，实际测下来大约是15kΩ。这个值由电感的DCR和电容的ESR决定。15kΩ不算高，说明这个回路的Q值大约在 Q = R/(ω₀L) = 15000/157 ≈ 95。Q=95算比较高的，谐振峰比较尖锐。如果用在滤波里，这个尖锐的峰可能会让某些频率的信号被放大，需要留意。
4.3 π型滤波电路的搭建与EMI改善实测
π型滤波我在一个电流采样电路上实际用过。背景是：采样电阻上的信号叠加了开关电源的开关噪声，频率约500kHz，幅度有几十毫伏，淹没了有用的电流信号。我在采样电阻和运放之间加了一个π型滤波：第一个电容0.1μF对地，中间串一个磁珠（型号选的是100MHz时阻抗600Ω的那种），第二个电容0.1μF对地。
搭好之后用示波器看运放输入端的波形，500kHz的噪声从几十毫伏降到了几毫伏，衰减了大约20dB。有用信号是直流和低频，基本没受影响。这个效果比单级RC滤波好很多，因为π型相当于两级滤波，而且磁珠在高频段的阻抗比电阻大得多，对高频噪声的抑制更强。
但要注意，磁珠的阻抗是频率相关的，它在低频段阻抗很低，不影响信号；在高频段阻抗高，把噪声转化成热。选磁珠的时候要看它的阻抗-频率曲线，确保在你关心的噪声频率上阻抗足够大。另外，磁珠有额定电流，超过会饱和，失去滤波效果。
| 滤波方案 | 500kHz噪声衰减 | 有用信号影响 | 元件数量 |
|---|---|---|---|
| 单级RC | 约10dB | 略有衰减 | 2 |
| 单级LC | 约15dB | 小 | 2 |
| π型滤波 | 约20dB | 小 | 3 |
5. 常见问题与排查技巧实录
5.1 滤波电容越加越大，为什么噪声反而更严重
这是我最常被问到的问题之一。很多人觉得噪声大就加电容，结果加到几百微法，噪声没降反升。原因通常有两个：一是大电容的等效串联电感（ESL）比较大，在高频段它不再是电容，而是一个电感，反而把高频噪声耦合过去；二是大电容和小电容并联时，如果布局不好，两者之间的走线电感会和电容形成新的谐振，在某些频率上阻抗反而升高。
解决办法是大小电容搭配使用，比如10μF的钽电容或电解电容负责低频，0.1μF的陶瓷电容负责高频，而且0.1μF要尽量靠近噪声源和接地端。如果还不行，再加一个1nF的电容处理更高频的噪声。关键是每个电容的接地回路要短，最好直接打到地平面。
注意：电容并联不是简单相加，不同容值、不同封装的电容有不同的自谐振频率，用之前最好查一下数据手册里的阻抗-频率曲线。
5.2 并联谐振导致滤波失效：一个真实的排查案例
有一次我做一个LC滤波电路，电感是100μH，电容是10μF，算出来谐振频率约5kHz。目标是滤掉20kHz以上的开关噪声。结果实测发现，20kHz的噪声确实降了，但5kHz附近出现了一个新的干扰峰，幅度比原来的噪声还大。
排查过程：先用信号发生器扫频，确认在5kHz附近回路阻抗有一个明显的峰，说明发生了并联谐振。然后检查电感数据手册，发现它的自谐振频率是2MHz，不是电感的问题。再检查电容，用的是普通的铝电解电容，ESR比较大，但也不至于产生这么高的Q。最后发现是PCB布局的问题：电感和电容之间的走线太长，走线电感（大约几十纳亨）和电容形成了额外的谐振，把整体的Q值抬高了。
解决办法：把电感和电容尽量靠近放置，缩短走线；在电容上串一个1Ω的小电阻，把Q值降下来。改完之后，5kHz的干扰峰消失了，20kHz以上的噪声依然被有效滤除。这个案例告诉我，LC滤波的谐振问题不只是元件本身，布局和走线同样关键。
5.3 数字地模拟地没分好，滤波效果打对折
前面提过数字地和模拟地的问题，这里展开说一个具体案例。我做一个ADC采样电路，模拟输入前端加了RC滤波，截止频率算得好好的，但采样结果总是有几十个LSB的跳动。用示波器看模拟输入，发现上面有规律的数字噪声，频率和ADC的采样时钟一致。
排查：检查PCB，发现模拟地和数字地是整片铺铜连在一起的，ADC的数字地和模拟地引脚直接连到了同一块铜皮上。数字部分的开关电流通过地平面流到了模拟部分，在模拟地上产生了电压波动，这个波动被ADC当成了输入信号的一部分。
解决办法：把模拟地和数字地在PCB上分开铺铜，只在ADC芯片下方用0欧电阻单点连接。改板之后，采样跳动从几十个LSB降到了几个LSB。这个经验让我明白，滤波电路的效果上限，往往由地平面设计决定，元件选得再好，地不干净也是白搭。
| 常见问题 | 可能原因 | 排查方法 | 解决措施 |
|---|---|---|---|
| 噪声不降反升 | 电容ESL、并联谐振 | 扫频看阻抗峰 | 大小电容搭配、串阻尼电阻 |
| 谐振频率偏移 | 电感匝间电容、引线寄生 | 实测谐振点 | 选高自谐振频率电感、缩短走线 |
| 采样跳动大 | 数字地串扰 | 看地平面噪声 | 数字模拟地分开、单点连接 |
| 滤波后信号失真 | 截止频率太低、阻抗不匹配 | 测幅频响应 | 提高截止频率、调整R值 |
5.4 电感选型的几个硬指标：别只看电感量
选电感做滤波，电感量只是其中一个参数。我总结下来，至少要关注四个指标：自谐振频率、直流电阻DCR、饱和电流、额定电流。自谐振频率要远高于工作频率，否则电感在高频段失效。DCR要小，否则直流压降和发热都大。饱和电流要大于电路的最大电流，否则电感饱和后电感量骤降，滤波失效。额定电流要留有余量，一般取最大电流的1.5倍以上。
还有一个容易被忽略的点：电感的磁芯材料。铁氧体磁芯适合高频，但饱和磁通密度低；铁粉芯磁芯饱和磁通密度高，但高频损耗大。做电源滤波一般用铁粉芯或合金粉芯，做信号滤波可以用铁氧体。选错了材料，要么高频效果差，要么大电流下饱和。
6. 我个人的几条实操心得
滤波电路这东西，理论算一遍，实际调一遍，往往能学到比书本上多得多的东西。我自己的体会是，先测噪声再设计，不要凭感觉堆元件；布局比选型更重要，尤其是地和走线；并联谐振不是敌人，但要控制它的Q值，该阻尼就阻尼。实际电感线圈的匝间电容和DCR，在低频段影响不大，但到了兆赫兹级别，它们就是主角，选电感时一定要看自谐振频率。
最后分享一个小技巧：如果你手头没有网络分析仪，可以用信号发生器和示波器做一个简易的扫频测试，虽然精度不高，但找谐振点和看趋势足够了。具体做法是信号发生器输出正弦波，串一个已知电阻接到被测电路，用示波器测被测电路两端的电压，改变频率记录幅度，幅度最大的点就是谐振点。这个方法我用了很多次，简单有效，适合业余条件下快速验证。
