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DFT签核流程与质量门(Sign-off & Quality Gate)
面向IC测试工程师的DFT签核方法论与工程实战指南。本文系统阐述DFT签核流程、质量门体系、常用EDA工具链、自动化回归脚本与CI流水线，覆盖从检查项设定到流片风险量化的全链路实践。
一、DFT签核概述
1.1 签核的必要性
在SoC流片前，DFT（Design For Test）签核是阻断"测试漏失"和"硅片失效"之间的最后一道工程性闸门。一颗数亿门级的芯片，若DFT签核缺失或质量门松弛，会直接导致下列后果：
- 测试覆盖率不足：流片后部分缺陷逃逸，成为DOA（Dead On Arrival）或客户端RMA返修，单颗成本动辄数百美元，整机返修成本更是数量级放大；
- at-speed时序违例：capture通路存在不可测的时序路径，量产测试出现false fail，良率损失；
- 链不平衡与压缩比失控：scan chain长度悬殊、EDT压缩通道利用率不均，导致向量数膨胀、测试时间超标，单颗测试时间每多一秒，全生命周期成本放大数百万美元；
- IR-drop越界：shift/capture瞬间压降过大，触发伪失败或漏测真实缺陷，是量产良率"幽灵杀手"；
