学习模拟电路，滤波和谐振是绕不开的两个词。很多刚接触硬件的朋友容易把它们分开看：滤波器是滤波器，谐振是谐振。但实际翻看一块板子，BUCK电源的输出端有LC滤波，射频前端有并联谐振选频，电流采样输入还要加RC滤波来抑制开关噪声，它们总是以组合拳的方式出现。这篇笔记是系列里的第11.5节，专门把滤波电路和实际电感线圈下的并联谐振放在一起，记录我重新理解这两个概念时的一些计算和实测心得。内容不复杂，但用到的细节很多，对做电源、做传感器信号调理、做音频电路的朋友应该都有参考价值。
1. 滤波电路：先搞清楚“滤”的是什么
1.1 电容和电感为什么能滤波
滤波的本质其实一句话：利用电容和电感在不同频率下呈现不同阻抗的特性，对信号分频处理。电容的容抗公式是Zc = 1/(2πfC)，频率越高容抗越低，所以电容天生就是“高频短路、低频开路”；电感的感抗公式是Zl = 2πfL，频率越高感抗越高，所以电感天生是“高频开路、低频短路”。这两个特性正好互补，滤波电路就是建立在这一对互补关系上。
举一个最常见的场景：BUCK电路开关节点产生的电压纹波，包含开关频率及其高次谐波，通常从几百kHz到几十MHz不等。这时在输出端并一个电容，高次谐波就被电容旁路到地，剩下直流分量继续向后走。这就是最朴素的滤波思想——不是把噪声“吸收掉”，而是把噪声引导到地回路上，让负载端看到的电压尽量干净。
这里有个理解误区：电容滤波不是消耗噪声，而是分流。很多人以为加大电容就能滤得干干净净，结果发现纹波降到某个值就再也下不去了。原因很多，比如电容ESR、引线电感，还有地回路上的共阻抗。所以实际电路里，通常会用一大一小两个电容并联，大电容负责低频纹波，小电容负责高频毛刺，两个电容覆盖的频率范围互补，才能把频谱铺开。
1.2 一阶RC低通和高通：入门必须熟记的两个公式
RC低通滤波器是最简单的形式：一个电阻串在信号通路里，一个电容并到地上。截止频率fc = 1/(2πRC)，不用死记，只要理解成：频率升高，电容容抗下降，输出端点被电容拉低。当容抗等于电阻值时，输出约为输入的0.707倍，也就是-3dB点，这就是截止频率。
高通滤波器则是把电阻和电容的位置对调：电容串在信号通路中，电阻并在输出端，截止频率公式一样。高通和低通常常成对出现，比如音频功放输入端，先用高通滤掉直流偏置，再用低通滤掉高频毛刺，组合起来就是一个带通范围。
一阶RC最容易被忽视的问题是“负载效应”。如果你按公式算出截止频率是1kHz，随后接上一个10kΩ负载，相当于在电容两端并联了一个10k电阻，截止频率立刻就变了。所以实际设计时，我先看后级负载阻抗，再决定电阻阻值和电容容值。后级是运放输入这种高阻抗时，RC取值可以很随意；后级是低阻抗负载时，就得把R取小一点，或者改用其他结构。
1.3 二阶滤波器与LC滤波的选型逻辑
RC低通只用一个电阻一个电容，滚降速度是每倍频程-6dB，也就是频率翻倍，输出幅度下降一半。这个速度在很多场景不够用，特别是稳压电源的纹波抑制场合。这时要么多级RC级联，要么改用LC滤波。
LC滤波器的滚降速度是每倍频程-12dB，而且在大电流场景下损耗更小。因为RC滤波里的电阻会直接产生压降，电感的直流电阻却远小于负载阻值，通流能力强。所以电源输出滤波、EMI滤波器前级，基本都用LC结构。
但LC滤波有一个“慢性子”问题：它本质上是一个二阶系统，如果阻尼不够，在谐振频率附近会出现明显的过冲峰。也就是说，你本来想滤掉噪声，结果某个频段的噪声反而被放大。这就是为什么LC滤波需要关注阻尼和Q值。在常见的电解电容加功率电感组合里，电感的DCR和电容的ESR往往能提供足够的阻尼，谐振尖峰不明显，可以直接用；但如果是低损耗电容加低损耗电感，就可能需要额外串联一个小电阻来压低峰值。
这个知识点正好连接到本章后半部分的并联谐振，因为LC滤波器的谐振峰来源，就是电感和电容的谐振行为。理解了并联谐振，很多滤波问题就会豁然开朗。
2. 谐振与滤波的微妙关系
2.1 并联谐振相当于一个“选择性放大器”
先回忆一下理想并联谐振：电感L和电容C并联，在某个频率下，电感支路电流和电容支路电流大小相等、方向相反，两个支路的电流在回路内部相互抵消，对外呈现的阻抗趋近无穷大。这就是并联谐振，也叫电流谐振。
这句话初学时会觉得抽象。我通常换一个例子：一大群人从中间往两边走，一队往左，一队往右，步调刚好一致，那么站在中间看，虽然两边都在动，但整体人流没有移动。电感和电容之间就在玩这个“对冲”游戏：能量在电感和电容之间来回交换，电源只需要提供很小电流来抵消回路损耗，于是对外阻抗变得很高。
并联谐振的幅频特性曲线上，谐振频率附近阻抗会形成一个很尖的峰。这个峰可以当“选频”用：如果你把一个宽带信号源接到并联谐振回路上，信号源只会对谐振频率附近的分量产生大电压，其他频率的能量被旁路掉。所以并联谐振的本质，是一个阻抗随频率剧烈变化的“选择性负载”。
2.2 理想与实际：电感线圈不是一根单纯的导线
教科书上讨论并联谐振时，通常假设电感是理想元件，只有电感量L，没有电阻。但实际上，电感线圈是用铜线绕出来的，铜线本身有电阻，磁芯还有磁滞和涡流损耗。这些损耗折合到电路里，表现为电感的串联等效电阻Rs，也就是数据手册里的DCR直流电阻。
更麻烦的是，绕线线圈每匝之间、每一匝与引线之间都存在分布电容，它们等效于一个并联在电感两端的小电容Cp。如果频率高到一定程度，分布电容的容抗低于线圈感抗，电感元件就会表现出容性，不再“像电感”。这个频率就是电感的自谐振频率SRF。
实际电感线圈的简化等效模型是：L与Rs串联，再与Cp并联。低频时Cp不起什么作用，Rs主要影响损耗；高频时Cp逐渐显露，导致实际阻抗曲线偏离理想计算。这个模型直接影响并联谐振的计算：用一个100uH工字电感并联10nF电容，按理想公式算谐振频率约159kHz，但如果电感的分布电容有几十pF，它和10nF并联后总电容变化不大，真正拉低谐振阻抗的是Rs和磁芯损耗——它们会让峰值变矮、变胖。
2.3 实际并联谐振回路的关键参数
实际并联谐振回路里有几个参数需要同时关注。
第一个是谐振频率。工程上一般直接用fo = 1/(2π√(LC))，因为考虑Rs后谐振频率会小幅下降，但通常不超过百分之几。重点要留意分布电容，它会并入总电容导致频率偏低。如果实测频率比理论值低不少，优先怀疑电感的分布电容，而不是换一个电阻。
第二个是等效并联谐振阻抗，也就是谐振时的最大阻抗。理想情况是无穷大，实际中约为Rp = L/(Rs·C)。这里的C是总并联电容。举个例子：L = 100uH，Rs = 1Ω，C = 10nF，算出来Rp约10kΩ。这个公式很有用，因为它直接告诉你：想把谐振阻抗做高，必须把损耗电阻Rs做低。
第三个是品质因数Q。对并联谐振来说，Q ≈ Rp / (2πfoL) = 2πfoL / Rs。Q值越高，谐振峰越尖锐，带宽越窄，选择性越好。但Q值太高的并联谐振回路用于滤波时，会对元件参数特别敏感，稍微一点偏差就跑偏。所以到底要尖峰还是宽峰，得由应用决定，不是越高越好。
3. 实操：搭建一个并联谐振回路并测量谐振点
3.1 元件选择与理论计算
现在动手搭一个。我选了一颗TDK贴片功率电感，标称100uH，实测直流电阻约1.2Ω；再选一颗C0G贴片电容，10nF。为什么用C0G？因为C0G温度系数和损耗都很好，适合做谐振实验。X7R电容容量会随直流偏置电压变化，谐振点容易漂，调试起来会怀疑人生。
先算理论谐振频率：fo = 1/(2π√(100e-6 × 10e-9)) ≈ 159.2kHz。
再估算并联谐振阻抗：谐振时的感抗|XL| = 2πfoL ≈ 100Ω。用并联谐振电阻公式Rp ≈ L/(Rs·C) = 100e-6/(1.2×10e-9) ≈ 8.33kΩ。然后验证Q = Rp/|XL| ≈ 8330/100 ≈ 83。这个Q值算相当尖锐了，扫频时必须细心。
这里有个估算技巧：在谐振点附近，感抗和容抗绝对值接近相等，且远小于Rp，所以计算Rp时不需要追求精确，用理想频率结果即可。如果你想算得更仔细，可以把电感的分布电容并到C里，再把Rs随频率的变化考虑进去，但工程上没必要。
3.2 用示波器和信号源测量幅频特性
实际测量有一个很方便的方法：把信号发生器输出经一个固定电阻R（比如1kΩ）接到并联谐振回路上，用示波器测量LC并联端的电压。信号源内阻50Ω，加上串联电阻后，等价于一个等效内阻约1.05kΩ的电压源驱动LC。当频率变化时，LC并联阻抗随之变化，分压比也变，测到的电压就形成一条带峰值的曲线。
扫描时注意几个坑。
一是示波器探头电容。普通1x探头输入电容可能有几十到上百pF，并到谐振回路上，谐振点直接下移几kHz。最好用10x探头，输入电容大约10pF出头，影响小一些。如果手头只有1x探头，可以在读结果时把探头电容带来的偏移计入误差范围。
二是信号源幅度不要太大。并联谐振时LC两端阻抗很高，大信号会导致波形削顶失真，峰值测不准。一般信号源输出幅度设成100mV到500mV之间比较安全。
三是扫频要慢。如果用函数信号发生器手动扫频，频率变化太快，示波器上会看到电压幅度没来得及稳定，尤其高Q回路上会出现拖尾效应。我习惯逐点步进，每步停留一两秒，记录峰值电压对应的频率。
实测下来，我搭的100uH加10nF回路，理论159kHz，实测峰值大约在156kHz附近。偏低3kHz，主要来源是电感的分布电容加上探头电容。10x探头输入电容约10pF，电感的分布电容估摸有二三十pF，合起来多了几十pF，谐振频率自然往下走。
3.3 并联谐振回路在负载电路中的实际表现
光测一个阻抗峰还不够，把它接进真实电路里才有意思。我拿它做三极管共射放大器的高频负载，替代原来的集电极电阻。
原先用2.2kΩ集电极电阻时，增益大约只有几倍；换成并联谐振回路后，在谐振频率附近负载阻抗接近10kΩ，增益明显提高；偏离谐振点后，回路阻抗降到几百欧甚至更低，增益随之下降。这样一个带通放大器就成型了。
但有个现象是在仿真里看不到的：信号频率正好落在谐振点附近时，输出波形非常干净；一旦偏离谐振点，波形就开始出现明显谐波，因为放大器在低负载阻抗下的非线性更突出。这反过来验证了并联谐振的选频特性——它把谐波分量压掉了。
如果是做电源滤波，并联谐振不能这样直接套。并联谐振回路对外是高阻抗，如果串联在电源路径里，会让电压波动非常大。电源里更多用串联LC滤波，也就是电感串在通路中、电容并在输出端。这个结构和并联谐振正好互为对偶，一个是对外高阻抗，一个是对外低阻抗。
4. 常见问题与排查技巧实录
4.1 谐振频率偏移了，先检查哪几个点？
做过几次谐振实验，就会发现问题集中在三个地方。
一是电感分布电容太大，导致实测频率明显低于理论值。低频大电感，比如1mH的工字电感，分布电容可能上百pF，如果并的电容只有几nF，这个偏移能到百分之几。二是元件容差。电感容差常见的±20%，电容也不会精确到标称值，谐振频率对L和C都是平方根关系，两个同时偏，偏差就会比较明显。三是探头和走线寄生电容，频率越高影响越明显。
排查时，我建议先测电感的DCR和自谐振频率。有阻抗分析仪最好，没有也没关系，可以做一个简单实验：给电感单独并联一个已知容量的优质电容，比如C0G材质的471pF电容，测出实际谐振频率，反推电感的等效分布电容量级。这样心里就有底了。
4.2 谐振峰值不明显，如何提高Q值？
扫频发现谐振峰又矮又宽，通常就是损耗电阻太大。常见原因有几个：电感本身DCR偏高、磁芯材料在高频下损耗大、线路接头虚焊、电容ESR太大。提高Q值最简单的办法，是换损耗更低的元件。工字电感换成铁氧体磁环线圈，普通陶瓷电容换成C0G电容，效果非常明显。
但Q值不是越高越好。在LC滤波电路里，Q值过高意味着阻尼过小，负载变化时可能振铃。我调试一块采样电路输入滤波时，最初用了一个高Q值的LC滤波器，结果在开关电源开机瞬间产生很大的振铃，差点把后级运放打坏。后来在电容上并联一个小阻值电阻作为阻尼，振铃立刻消失。这就是前面说的：谐振和滤波是双胞胎，利用得好是选频，控制不好就是振荡。
4.3 滤波与谐振组合电路中的振荡隐患
实际电路里，滤波和谐振经常组合出现。EMI滤波器的输入级通常是共模电感加X/Y电容，这个组合在特定频率下会形成谐振峰，如果阻尼不够，反而对某些频段的噪声有放大作用。这也是为什么EMI滤波器通常会在电容上并联放电电阻，同时利用电感的阻性损耗来压低谐振峰。
另一个经典例子是BUCK电源的输出LC滤波。L和C组成二阶低通，如果LC谐振频率正好落在控制环路的带宽附近，就可能引发环路振荡。这时可以通过增大输出电容ESR、调整电感值、或者在输出端串联一个小电阻来降低品质因数。我调试时会先测一下输出LC滤波器的幅频特性，如果谐振峰值超过6dB，就要考虑加阻尼。
这里分享一个经验：设计LC滤波时，不要只算截止频率，还要算谐振峰值。把Q值控制在0.5到1之间比较稳妥。计算公式不复杂：Q = (1/R)·√(L/C)，R是回路串联总电阻，包括电感DCR、电容ESR，再加上你故意加的阻尼电阻。Q值低于1基本没有过冲，高于1就得小心了。
最后再补一句我自己的体会：滤波电路和并联谐振，初看是两件事，实际上是一个硬币的两面。学完这两块内容，再回头看电源芯片的参考设计，很多做法就顺理成章了。比如电流采样输入滤波为什么要放一个RC低通，因为你既要滤掉开关纹波，又不能让谐振尖峰把采样信号搞坏；EMI滤波器为什么要选磁材、算饱和，因为它本质上是在利用电感损耗做阻尼。这篇笔记只记录了我自己摸索的一部分，建议你也拿一块电感、一个电容，亲自动手扫一次频，比看十遍公式都管用。
