拿到这个标题，我第一反应是，这话题可太大了，但也是真的重要。封装这个词，在外行眼里可能就是芯片外面那个黑壳子，但在咱们搞硬件、搞半导体的人眼里，它是连接芯片内部微小世界与外部宏观电路的关键桥梁，是决定一颗芯片最终性能、成本、可靠性的临门一脚。尤其是这几年，“先进封装”的概念被反复提及，甚至有人说它是后摩尔时代的救星，这背后的门道值得好好捋一捋。这篇东西，我准备从一个从业者的实操角度，把不同封装技术的家底、差异、选型逻辑和踩坑经验都翻出来晒一晒，希望对刚入门的朋友和需要做技术选型的工程师都有点用处。
1. 从“保护壳”到“性能引擎”：封装技术到底在解决什么问题
很多人对封装的理解还停留在“保护芯片、引出引脚”这个层面，这个认知在二十年前基本没错，但现在远远不够了。封装技术的演进，本质上是被三股力量推着走的：一是芯片晶体管密度越来越大，I/O（输入/输出）数量暴增，引脚不可能无限做宽做稀；二是工作频率越来越高，信号传输的路径越短越好，任何一点寄生电容和电感都会成为瓶颈；三是系统级集成的需求出现，单颗芯片已经无法满足所有功能，需要把不同工艺、不同功能的die封装在一起协同工作。
所以你看，封装的角色已经从“物理保护壳”变成了“性能引擎”的一部分。我们常说的封装技术差异，归根结底比拼的是三件事：互联密度（单位面积能塞进多少电气连接）、传输速度（信号在芯片内部和芯片之间跑多快）、散热能力（把芯片产生的热量有效导出）。这三项指标直接决定了封装形式的选择，也决定了你是用传统的引线键合还是冲上去用2.5D/3D先进封装。
再往深一层说，封装还承担着成本控制的重任。同样一颗die，用便宜的QFP封装和用昂贵的CoWoS封装，最终产品的定位和售价完全是两个量级。封装选型从来不是技术越先进越好，而是在满足性能、可靠性要求的前提下，找到那个成本最优解。这也就是为什么直到今天，DIP这种老掉牙的封装还没有完全消失，而最尖端的Chiplet封装却已经用在了AI训练芯片上。理解了这个底层逻辑，再看下面各种封装形态，思路就清晰了。
2. 传统封装形态逐个拆解：DIP、QFP、BGA的演进逻辑与技术特点
传统封装这个范畴比较大，但它们都遵循一个朴素的逻辑：用金属引线把芯片的焊盘连接到封装外壳的引脚上，再由引脚跟PCB相连。这个逻辑下，封装技术的发展就是一部引脚密度和电气性能的奋斗史。
2.1 插装时代的鼻祖：DIP与它的江湖地位
DIP（Dual In-line Package，双列直插封装）是很多电子专业老兵的启蒙封装。两条平行的引脚排，垂直插入PCB的通孔里，过一遍波峰焊就完事。它的优点简直不要太明显：手工焊接极其友好，还能配插座随时更换，调试阶段换芯片跟换电池一样方便。在消费电子还不那么讲究体积和速度的年代，DIP是绝对的主流，比如早期的单片机、运算放大器、存储器都是它的天下。
但DIP的劣势也随着系统复杂度提升而暴露了。引脚间距最小只能做到2.54mm（100mil），引脚数一旦超过40个，封装体的长宽比例就变得非常尴尬，而且引脚本身带来的寄生电感和电容在高频下会让信号质量严重劣化。所以DIP在频率超过几十MHz的场景基本就退场了，现在只在一些对成本极度敏感、工作频率低、需要反复插拔的场合（比如开发板上的EEPROM、继电器驱动芯片）还能见到它的身影。如果你画的板子还在用DIP封装，尤其是MCU的DIP版本，请务必确认你的系统时钟真的够低。
2.2 表面贴装的崛起：SOP与QFP把引脚做细做密
表面贴装技术（SMT）的普及让封装形态发生了一次大跃迁。SOP（Small Outline Package）和QFP（Quad Flat Package）不再需要过孔，引脚直接贴在PCB焊盘上，靠回流焊完成连接。QFP的引脚从封装四周引出，呈“鸥翼”状，这个形状有个好处：焊接后引脚有弹性，可以吸收一部分热膨胀应力，可靠性表现不错。引脚间距从0.8mm一路做到0.4mm、0.5mm，我记得早年做ARM9核心板的时候，0.5mm间距的LQFP-144封装是家常便饭，那会儿焊接简直练眼力和手劲。
QFP的极限在哪儿？引脚数做到200~300个左右就见顶了。因为引脚只能分布在封装四周，引脚间距再缩小，回流焊时桥连的风险就急剧上升，而且组装厂的良率也扛不住。另外，QFP的引脚本身有约0.15mm的引线长度，这些引线在高频下会引入额外的寄生参数，所以QFP封装芯片的工作频率通常在1GHz以下没问题，再高就很吃力了。
2.3 BGA时代：把连接做到封装底部，彻底解放引脚密度
BGA（Ball Grid Array，球栅阵列封装）的出现是一次思想上的突破——既然四周放不下，那就把引脚换成一排排锡球铺满封装底面。这个改变带来的好处是颠覆性的：I/O数量可以轻松做到上千个，引脚间距（Ball Pitch）可以从1.27mm做到0.4mm甚至更细；同时由于焊球路径极短，电气性能比QFP提升了一个档次。当年英特尔的奔腾处理器、现在几乎所有的高端FPGA、GPU、手机SoC，无一例外都是BGA或者由BGA衍生而来的封装。
但BGA也带来了三个让人头疼的问题：一是焊接后的不可视性，焊球藏在封装底部，锡球有没有融透、有没有空洞、有没有连锡，肉眼根本看不出来，必须依赖X-ray才能可靠检测；二是PCB板材的匹配要求，BGA的焊盘扇出需要盲埋孔技术，四层板以下几乎吃不消；三是返修难度大，一旦贴歪或者虚焊，热风枪吹下来的风险极高，搞不好就把焊盘拉坏了。这也是为什么很多中小硬件团队在选型时会刻意避开BGA，除非结构确实逼到了那个份上。
为了更直观地对比这些传统封装形态的差异，我整理了一张简单的对照表：
| 封装形式 | 引脚/焊球位置 | 典型引脚数 | 间距下限 | 主要优势 | 主要限制 |
|---|---|---|---|---|---|
| DIP | 两侧直插引脚 | 8~48 | 2.54mm | 易焊接、可插拔 | 密度低、高频性能差 |
| SOP/SOIC | 两侧鸥翼引脚 | 8~56 | 0.65mm | 贴装方便、成本低 | I/O扩展能力有限 |
| QFP/LQFP | 四边鸥翼引脚 | 32~240 | 0.4mm | 无需盲埋孔、易检查 | 引脚密度受限、有寄生效 |
| BGA/CSP | 底面锡球阵列 | 48~2000+ | 0.4mm | 引脚密度极高、性能好 | 检测与返修困难、板材要求高 |
结论很直接：如果你做的是低速控制板、电源板，QFP和SOP依然是性价比之王；一旦碰到高速接口（DDR4/5、PCIe、SerDes），BGA家族基本是唯一选择。
3. 先进封装的核心战场：2.5D、3D、Fan-Out与Chiplet
如果说传统封装的底色是“如何把一颗芯片的引脚接出来”，那先进封装思考的问题就完全不一样了——它思考的是“如何把多颗芯片、多个功能模块以最短路径、最高密度互连成一个系统”。先进封装是一场系统级集成的革命，它的每一个名字背后都对应着一套复杂的工艺和材料体系。
3.1 2.5D封装：硅中介层上的合纵连横
2.5D封装是目前高性能计算领域最火的方案之一，典型代表就是台积电的CoWoS（Chip on Wafer on Substrate）技术。思路很清晰：在一块无源硅中介层（Silicon Interposer）上并排放置多颗die（比如GPU die、HBM内存die），硅中介层通过TSV（硅通孔技术）将不同die的微凸点连接起来，再整体封装到有机基板上。
为什么需要这层硅中介层？因为两颗die之间的互连密度要求太高了，传统的有机基板线宽线距根本做不到，而硅中介层可以借用芯片制造的光刻工艺，做出亚微米级的布线线宽，互连密度比有机基板高出几个数量级。同时，die与die之间的信号传输距离被压缩到毫米级甚至更短，传输损耗极低，这也是为什么HBM高带宽内存几乎一定要搭配2.5D封装，才能把1024bit的数据总线带宽吃满。
2.5D封装的问题也比较突出：贵。硅中介层本身要消耗一片晶圆产能，TSV工艺步骤繁多，良率挑战大，整个封装流程的时间周期以月计。另外，硅中介层的尺寸受限于光刻机的视场范围，能放的die数量有限，所以后来出现了“CoWoS-L”这种用局部硅桥连接的方案来扩展尺寸。但无论怎么演进，2.5D的逻辑都是共通的：不仅要封装芯片，还要封装“互连的高带宽”。
3.2 3D封装：真正向上要空间，TSV和混合键合是关键
3D封装比2.5D更进一步，它直接将多颗die垂直堆叠，通过TSV穿透上下die，die之间用微凸点（Micro Bump）或者更先进的混合键合（Hybrid Bonding）实现电气连接。垂直堆叠的优势在于：互连路径更短，理论上带宽可以更高，封装面积也大幅节省。手机里的堆叠式DRAM、NAND Flash就是3D封装的经典案例——它们利用TSV把多层存储die串起来，在有限的空间里塞进了远超平面方案的内存容量。
3D封装的最大难点是散热和应力管理。堆叠后的die发热密度成倍增加，过厚的堆叠结构会让热阻急剧升高，热点集中在很小的区域，散热路径如果不做特别设计，Hotspot温度能轻松破百。应力方面，不同材料（硅、金属层、介电层、封装基板）的热膨胀系数差异会导致翘曲和层间开裂，可靠性问题会比平面封装严峻得多。这也是为什么目前3D封装率先在存储类芯片上量产落地，而在CPU/GPU这类高功耗逻辑芯片上，更多还是以2.5D为主、个别实验性3D为辅助的格局。
这里有个非常关键的技术指标值得大家留意：混合键合（Hybrid Bonding）。传统微凸点的间距极限大概在10um左右，再往下缩良率就没法看了；而混合键合直接让铜垫对铜垫接触，间距可以做到10um以下甚至5um以内，互连密度和导热性能都大幅改善。近几年手机旗舰SoC的缓存堆叠、AI加速芯片的堆积方案，底层都在朝这个方向靠。可以说，谁先量产攻克高良率混合键合，谁就在3D封装的下半场抢占了先机。
3.3 Fan-Out扇出型封装：不需要基板的“直连革命”
Fan-Out（扇出型封装）的逻辑跟上面几种都有点不同。传统BGA封装是先把die封装好，再通过基板把引脚扇出到标准间距；Fan-Out则是在切割前直接把die重新布局（Repartition）在临时载板上，然后用塑封料包封整个区域，最后在塑封体表面用再布线层（RDL）把die的I/O扇出到想要的焊球位置。整个过程中，不依赖传统封装基板。
Fan-Out带来的好处是什么呢？因为没有基板，封装厚度可以做得更薄，省掉了一级互连和基板寄生效，电气性能更好。而且RDL可以用细线宽实现高密度扇出，集成被动元件（电容、电感）也方便。苹果从A10开始的某些芯片就用了台积电的InFO（Integrated Fan-Out）技术，把应用处理器和内存直接封装在一起，节省了手机内部大量空间、还降低了功耗。
Fan-Out的工艺难点在于塑封材料的翘曲控制和RDL对位的精度。die被埋进塑封料之后，塑封料和硅的热膨胀系数差异巨大，在后续的RDL光刻工艺中需要不断校准补偿。此外，当Fan-Out要集成多颗die时，die与die之间的间距和位置精度就非常敏感，任何一点偏移都可能导致良率剧降。所以Fan-Out虽然概念很“香”，但真正能稳定大规模量产出货的厂商并不多，目前基本是台积电、三星、日月光的专利工艺为主。
3.4 Chiplet：从“造大芯片”到“拼大系统”的范式切换
Chiplet（芯粒）是一个系统架构层面的概念，跟前面的工艺封装手段其实是相辅相成的。它把我们过去习惯的“单颗大SoC”拆解为多个功能相对独立的小die（chiplet），比如CPU die、GPU die、I/O die、内存控制器die，通过先进封装技术在高密度下互连成一个系统级封装（SiP）。
Chiplet的出发点非常务实：一颗超大的SoC die在晶圆制造时，良率随面积增大急剧下降，而且不同功能模块对工艺制程的要求不同——CPU核心需要最新最贵的N3，而I/O和模拟部分用成熟的N28就够了——把它们全放在一颗die上，成本和良率都极其不划算。Chiplet方案允许每个模块用各自合适的工艺制造，再通过2.5D或Fan-Out封装高速互连，既兼顾了性能、成本，还提高了整体良率。这就是为什么AMD的EPYC和Ryzen从MCM架构演进到Chiplet架构之后，综合性价比能大幅领先。
Chiplet真正的门槛在于互连标准。不同厂家的Chiplet要能互相通信，必须有统一的die-to-die互连协议，比如UCIe（Universal Chiplet Interconnect Express）。UCIe定义了物理层电气规范、协议栈、测试方法，目标是让Chiplet像搭积木一样自由组合。目前UCIe 2.0已经发布，支持2.5D/3D封装、支持PCIe/CXL协议适配，这让我们看到一个开放的Chiplet生态正在成形。对开发者来说，以后做高性能计算平台，选型时可能要考虑的不只是“哪颗芯片最强”，还包括“哪些Chiplet组合方案最适合我的负载”。
4. 封装选型的实操逻辑：从需求出发而不是从技术出发
搞清楚了各种封装的技术差异，落到实际项目中到底怎么选？我见过太多工程师一上来就追求“先进封装”、“最小体积”，结果BOM成本和制造难度双双失控。封装选型必须从需求出发，按一个清晰的维度去卡。
维度一：I/O数量和引脚间距。把系统所有芯片的I/O需求汇总，估算总线宽度和信号数量。I/O在100以内，QFP/LQFP完全够用；I/O在100~300，QFP仍然可选但要谨慎评估生产良率；超过300，基本就要考虑BGA或者Fan-Out了。引脚间距上，0.5mm以下的QFP和0.5mm以下的BGA，制造难度和成本都不是一个量级，选型时要清楚这两条路线后面的供应链差异。
维度二：工作频率和信号完整性。系统时钟超过500MHz、有DDR3以上的并行总线或者高速SerDes时，封装寄生参数必须严格控制。BGA的底部焊球结构比QFP的四周引脚有天然优势。如果是需要Die-to-Die超高带宽互连的场景（比如AI推理/训练加速卡），那基本就锁定2.5D/CoWoS这类先进封装了，这时候性能优先级高于一切。
维度三：散热与功耗。封装的热阻数据（Theta-JA、Theta-JC）是选型时最容易被忽略的参数。同样的芯片，BGA封装通过底部大面积焊球和PCB散热焊盘导热的效率，比QFP的引脚导热要高出不少。高功耗芯片（大于5W）建议优先选底部带散热焊盘（Exposed Pad）的封装，并且PCB设计时要在对应位置打满散热过孔。如果是几十瓦上百瓦的场景，封装层面的散热已经不是关键，得靠外置散热器和热界面材料（TIM）来解决，封装形式反而是次要的了。
维度四：供应链和可制造性。这个我特别想强调。很多工程师选封装时只看datasheet，不看封装的可得性和货期。小众封装哪怕性能好，如果只有一两家封测厂能做，供货周期和成本都不可控。批量产品尽量选择主流封装形态（QFP、BGA、WLCSP），并提前跟封测厂确认产能和交期。另外，SMT产线的能力也要考虑，比如有没有能力做0.4mm pitch的BGA贴装、有没有X-ray检测设备，这直接决定了你的产品能否顺利量产。
为了帮助他们快速定位，我把自己常用的一套选型思考流程整理如下：
- 列出所有需要被封装的芯片及I/O数量、功耗、工作频率；
- 初步筛选出技术上可行的3~4种封装形态；
- 与封测厂/代理沟通这几种封装的量产成熟度和成本；
- 对比PCB制造难度、SMT组装难度、检测和返修难度；
- 结合项目周期和预算，选定方案，并在原理图阶段提前规划好封装库和PCB走线策略。
这套流程的核心思想是：封装选型是系统工程，不是一颗芯片的事，它牵动的是整个硬件产品的设计、制造、测试和售后维护。
5. 工艺实现中的细节与避坑：从键合到塑封，每个环节都有讲究
如果说前面讨论的是“选什么封装”，那这一节就要聊聊“封装怎么实现出来”以及实现过程中的那些坑。很多硬件工程师不直接接触封测厂，但理解这些工艺细节能帮你更好地与供应商沟通，也能逆向指导你的PCB设计。
引线键合（Wire Bonding）是传统封装中最核心的工序，通常有金线、铜线两种选择。金线的导电性能和抗腐蚀性最好，但价格贵；铜线成本低，但材质较硬，键合时容易对焊盘下方的硅层造成损伤（即“Pad Cratering”问题），对焊盘结构有特殊要求。如果你用的是晶圆级芯片尺寸封装（WLCSP），则不需要引线键合，而是通过重布线层直接制作凸点，这又涉及到铝焊盘和铜RDL的界面处理，工艺控制不好会在后续回流焊时产生界面裂纹。
倒装芯片（Flip Chip）工艺跟引线键合正好相反，它把芯片翻转过来，让有源面朝下，凸点直接连接到基板。倒装的好处是互连路径短、I/O密度高，是BGA和2.5D封装的基础工艺之一。倒装有一个常见缺陷就是凸点空洞，在回流焊过程中助焊剂残留或气泡被困在凸点里，会导致连接电阻增大和可靠性下降。解决靠的是良好的助焊剂涂布工艺和真空回流焊设备，这些细节封测厂一般都会有内部规范，但客户审厂时可以针对性问一问。
模塑封料（Molding Compound）是塑封工艺的灵魂。传统环氧塑封料的填充物比例、树脂基体、固化剂体系决定了封装体的吸湿率、热膨胀系数和抗翘曲能力。在湿度较高的环境中，塑封料吸湿后经过回流焊高温，水分急剧气化会产生“爆米花现象”，导致Crack（裂缝）。这也是为什么很多封装要求先烘烤再上线焊接的原因。选型时，如果你的产品要过较严苛的环境可靠性测试，建议优先选用低吸水率、高玻璃化转变温度（Tg）的塑封料体系，哪怕成本高一点。
先进封装里还有一类容易被忽略但影响巨大的工艺细节：临时键合与解键合。Fan-Out和部分3D封装需要先把薄化后的晶圆固定在一枚载板上进行后续工艺，完成后又要无损地把晶圆取下来。目前主流方案有激光解键合和热滑移解键合。这个环节如果控制不好，轻则晶圆碎片，重则污染工艺线。别看这些细节好像离硬件设计很远，它们恰恰决定了你选的先进封装方案能不能如期交付。
6. 先进封装带来的产品机遇与设计变革：硬件工程师的新功课
先进封装不是封测厂自己自嗨的技术表演，它正在实质性改变硬件产品的设计范式。过去我们画原理图、摆PCB，眼里只有“一颗颗芯片挂在总线上”；如今在2.5D/3D封装面前，这个模型要升级为“一个系统被封装进了一个封装体里”。
对硬件工程师来说，最直接的变化就是原理图设计层级的提升。在Chiplet方案里，你不再去选一颗集成度超高的SoC，而是可能要在系统层级去规划CPU Chiplet、I/O Chiplet、Memory Chiplet的组合，并用某种die-to-die互连协议把它们拼接起来。这就意味着你要理解UCIe或类似互连规范对物理层信号、功耗、测试的要求。信号完整性的分析也不再止步于PCB走线，而要深入到封装内部的线路和TSV结构，这超出了传统硬件工程师的知识边界。
对系统架构师而言，先进封装给了更多的权衡空间。比如你可以用成熟的28nm工艺做I/O die，配合最新N3工艺的CPU核心die，以远低于单颗大SoC的成本实现接近的性能。这种灵活性在AI加速、高性能计算、边缘算力设备上尤其有吸引力。我记得有本《半导体先进封装技术》相关的资料，里面就系统梳理了Fan-Out、2.5D/3D的工艺路线和选型考量，对于想系统建立封装知识框架的人来说是个不错的起点。
从PCB设计角度看，先进封装也带来了连锁反应。CoWoS或InFO这类封装本身的引脚密度已经极高，PCB设计时BGA扇出难度陡增，工程师经常需要借助高密度互联（HDI）技术，甚至要考虑在封装体底部集成无源器件来腾出PCB面积。与此同时，散热设计变得空前重要，因为多颗高功耗die挤在一个封装体内，热点密集，传统的“单点散热”思路已经力不从心，需要更精密的系统级热仿真。
还有一点值得关注的是测试策略的变化。先进封装把多颗die密封在内部，一旦封装完成，任何一颗子die失效都可能导致整个封装报废——这种“整体报废”的成本是灾难性的。所以先进封装引入了Known Good Die（已知良好裸片）的概念，即每颗子die在封装之前要经过充分的测试筛选，这样才能保证封装后的整体良率。硬件团队如果在做对成本敏感的Chiplet产品，一定要把“子die测试成本”和“封装良率”同时纳入预算模型，而不是只看封装报价。
7. 常见问题与排查技巧实录
做封装相关的项目，通常不会一帆风顺。我把这些年实际遇到过的典型问题整理成一个速查表，供各位参考。
| 问题现象 | 可能原因 | 排查思路 |
|---|---|---|
| 封装体开裂（爆米花效应） | 塑封料吸湿后遇高温 | 上线前烘烤、选用低吸水率塑封料、控制环境湿度 |
| BGA焊点空洞率超标 | 焊膏印刷异常或回流曲线不当 | 检查锡膏厚度、优化回流温度曲线、使用X-ray确认空洞位置 |
| 芯片在温度循环后功能失效 | 热膨胀系数失配导致焊点疲劳 | 优化基板材料、增加底部填充胶（Underfill）、调整封装结构与PCB的匹配 |
| Fan-Out模组翘曲导致贴装不良 | 塑封料与硅基材的热膨胀失配 | 调整塑封料填充比例、优化载板工艺、与封测厂联合仿真 |
| 倒装凸点连接电阻偏高 | 凸点空洞或界面金属化合物异常 | 切片分析（Cross-section）、优化助焊剂工艺 |
| 高频信号眼图质量差 | 封装内互连寄生效过大 | 改为倒装或扇出封装、缩短互连路径、增加屏蔽设计 |
这里我想额外多说一句关于底部填充胶（Underfill）的实操心得。BGA或CSP封装在受到跌落、振动或温度循环时，焊球与封装体的连接处应力非常集中，非常容易疲劳断裂。在芯片底部灌入一层Underfill胶水之后，应力被均匀分散到整个芯片面积上，抗跌落可靠性有成倍的提升。但Underfill的毛细流动效果对胶水的黏度、填料颗粒尺寸非常敏感，胶量少了填不满，胶量多了会溢胶污染焊盘。我建议在研发阶段就把Underfill工艺参数跟SMT厂充分对齐，并且做DOE（实验设计）验证，而不是到了量产再临时调整。
排查这些问题的通用方法论，我个人总结为三步：第一，切片是王道。无论你怀疑是哪种封装缺陷，做几个Cross-section（断面切片）放到金相显微镜下看，比任何EDA仿真都直观可信。第二，热分析是必修课。很多封装失效的根因都是热应力，有条件的话一定要做热循环加速寿命测试，并配合仿真软件预判风险。第三，跟封测厂建立“透明”沟通。封装工艺涉及大量know-how，很多问题只有封测厂最清楚，你要善于问“你们在这个封装形态上碰到过的最常见失效模式是什么”，对方往往会给你意外收获。
8. 写在后面的话：封装技术没有银弹，适合的才是最好的
说了这么多，其实我最想表达的观点就一个：封装技术没有“银弹”，没有哪个封装形态是绝对碾压的。DIP有DIP的简单可靠，QFP有QFP的性价比，BGA有BGA的高密度，2.5D/3D有先进封装的高性能——它们各自解决着不同阶段、不同场景的痛点，也各自背负着成本、可制造性、可靠性的代价。
我个人的体会是，做硬件这行，最容易犯的错就是追新求贵。看到一个先进封装的demo跑出漂亮数据，就恨不得把整个产品都搬上去，结果是被奇高的NRE费用、漫长的开发周期和深不见底的良率问题拖垮。反过来，有时坚持用成熟封装、把系统设计做扎实，反而能获得令人满意的性能和极佳的成本结构。
最后分享一个小经验：做封装选型前，先跟你的PCB板厂聊一聊，再跟SMT贴片厂聊一聊，最后跟封测厂或者芯片原厂聊一聊。三个环节的意见加起来，基本就能拼出一张完整的可行性地图。封装绝不只是芯片厂商的事，它贯穿了从设计、制造到组装的完整链条，只有把这条链路上的所有约束都纳入考量，你才能真正用好封装技术这柄“利器”。这些内容后续如果能结合具体的Chiplet案例再展开聊聊，也很有意思，到时候再和大家分享。
