FPGA与AD9361数字接口实战：从LVDS时序到EVM调优全解析

FPGA_AD9361实战

做无线通信项目的朋友应该都有过这种体验：芯片选型的时候看着AD9361的框图觉得一切都很美好，70MHz到6GHz覆盖、200kHz到56MHz带宽、双收双发、内置校准，几乎是SDR平台的标配。真等到板子焊好、代码写完、上电那一刻，才发现从"寄存器能读"到"星座图正常"之间还隔着好几座山。我最早接触AD9361是在一块Xilinx Zynq平台的软件无线电板卡上，前前后后折腾了快两个月，踩了无数坑，也把数据手册翻烂了好几遍。这篇文章把我实际做项目过程中的心得整理出来，重点放在FPGA和AD9361之间那层数字接口，以及整个链路真正跑通的完整过程。

这里说的"实战"，不是把ADI官方参考设计拿过来编译一下跑个demo就完事，而是自己动手搭接口、写配置、做调试，真正理解每一个环节在干什么。文章适合三类人：准备用AD9361做产品的硬件工程师、负责FPGA数字接口逻辑开发的工程师，以及做软件无线电方向研究、需要自己把射频前端和基带打通的同学。下面这些内容都是我从实际项目中走过来的真实经验，希望能帮你少走点弯路。

1. 射频通路与数字基带的边界：AD9361到底把活干到了哪一步

1.1 芯片内部架构决定了FPGA的活

先理清楚AD9361在系统里的角色。它是一颗高度集成的射频收发器，内部把低噪声放大器、混频器、可调滤波器、12位ADC/DAC、以及数字域的下变频/上变频和抽取/插值滤波全部打包了。也就是说，从天线端口到FPGA引脚之间的模拟处理、频率搬移、模数转换，它全部搞定。FPGA拿到的是一路数字I/Q信号，格式是补码形式的采样点。

这个"数字化程度"是AD9361区别于传统射频前端方案的关键。早年间做收发信机，窄带中频信号经ADC采样后，数字下变频（DDC）通常要FPGA或DSP来干。AD9361把DDC/DUC也做了，FPGA拿到的是已经搬移到零中频的I/Q基带数据。数据率取决于你配置的采样率，最高可以跑到61.44MSPS。

但注意，AD9361不是万能的。它做了下变频不代表你不需要做任何信号处理。抽取滤波器之后的输出是原始基带I/Q采样点，调制解调、扩频、编解码、协议处理、AGC算法里那些快慢门限判断的高级部分，统统需要FPGA来完成。这也是"AD9361+FPGA"成为SDR黄金组合的根本原因。

1.2 为什么是FPGA而不是MCU或DSP

有人会问，现在高性能MCU和DSP也不弱，为什么非得用FPGA？答案就在接口速率和实时性。

以最高配置为例，AD9361在LVDS DDR模式下，数据时钟可以到122.88MHz，用双端口模式时每端口8位有效数据（每通道12位拆成两拍的4位+8位），四个通道（2路RX、2路TX）合起来的数据吞吐量接近1Gbps。这个量级的数据流放到MCU上，且不说引脚够不够，光DMA搬运和中断开销就能把CPU拖垮。DSP虽然可以用SRIO之类的高速接口，但AD9361这种并行数字接口天生就是给FPGA这种"全并行、无阻塞"的架构准备的。

更重要的是延迟。AD9361内部有固定延迟链路，配合FPGA的时序约束可以做到确定性延迟，这对有严格时延要求的系统（比如闭环控制、测向、同步组网）是刚需。FPGA的引脚级响应速度可以做到纳秒级别，任何一个GPP处理器都做不到这个水平。

1.3 两种数字接口模式的取舍

AD9361的数字接口有两种物理模式：CMOS和LVDS。CMOS模式引脚多、速率上限低，适合低速调试场景；LVDS模式是高速场景的主流选择，数据随路时钟由AD9361自动生成。

还有一个更重要的维度是端口模式：单端口还是双端口。

配置项	单端口模式	双端口模式
数据引脚数	6（每组）	12（每组）
单通道最大速率	61.44MSPS	122.88MSPS（LVDS DDR）
适用场景	低速窄带、简化布线	高速宽带、需要双通道同时收发

单端口模式的思路是：某一时刻接口上只传一个通道的数据，通过"帧同步信号+时分复用"来区分I/Q和通道。双端口模式则把数据位宽翻倍，I和Q走各自的引脚，通道0和通道1各用一组引脚。我项目的系统带宽需求在40MHz以上，直接选了LVDS双端口模式。这里提醒一句：数据手册里那张接口模式表格一定要配合"Data Rate"那节的公式一起看，不同的采样率配置下，同样叫"双端口"的位宽可能不一样，别想当然。

2. 硬件上最容易翻车的几个环节：电源、时钟与接口电平

我见过太多项目死在硬件阶段。AD9361的寄存器配置再完美，电源纹波超标或者参考时钟相位噪声太差，性能就是上不去。这个环节的问题往往是最难排查的，因为现象五花八门——星座图散、EVM差、频率偏差、甚至某些频段完全不出信号。

2.1 电源域划分与上电时序

AD9361的电源分得比较细，主要有数字内核（DVDD）、模拟内核（AVDD）、收发器PLL（VCO供电）、以及接口IO电源（VIO）。虽然芯片内部有LDO可以一定程度容忍电源噪声，但给射频VCO供电的那一路如果噪声太大，会直接表现为本振相位噪声恶化，最终反映到EVM上。

我推荐的做法是：VCO那路用独立的低噪声LDO单独供，不要和数字IO共用一个稳压源。实测中，数字电源和VCO电源共用LDO时，LVDS翻转引起的电源抖动会耦合到VCO，导致星座图出现明显的"雾状"散点。分开供电后同一块板子EVM改善了两个百分点左右。

上电时序方面，手册要求DVDD先于AVDD，VIO可以在任意时间（但要防止IO倒灌）。实际项目里我直接用FPGA的GPIO控制电源使能信号，按"数字核→模拟核→IO"顺序拉高，每个间隔20ms。这个时序不用极其精确，但顺序不能错，顺序反了有时能正常工作，有时莫名其妙读不了SPI，非常坑。

2.2 参考时钟：整个系统的的心跳

AD9361的参考时钟（REF_CLK）是所有内部PLL的基准，它的质量直接决定本振频率准确度和相位噪声。选型上两个原则：一是频率要能整除你需要的采样率（BBPLL配置需要），二是相位噪声要足够低。

常见做法是用温补晶振（TCXO）或恒温晶振（OCXO），频率通常是20MHz、40MHz、52MHz等。如果你的系统里有GPS驯钟或者外部高稳时钟源，可以从FPGA侧引一路干净时钟作为REF_CLK，但要注意电平标准和驱动能力。

一个容易被忽略的点：REF_CLK的输入摆幅。AD9361对REF_CLK的摆幅有要求，过低会抖动增大，过高可能损伤内部输入缓冲。我用的是LVPECL输出的晶振通过交流耦合接入，接了50Ω端接到地，跑下来很稳。如果直接用CMOS晶振，注意不要跟数字大电流信号平行走线，否则谐波干扰会很难看。

2.3 LVDS接口电平匹配

FPGA和AD9361之间如果距离很近（同一个PCB上相邻区域），LVDS直连就行，不需要额外的终端电阻，因为芯片内部已经做了100Ω差分终端。如果两个芯片分属不同板卡，通过连接器互联，那就要在接收端加终端电阻，并在FPGA侧使能内部的差分终端，实测信号质量改善非常明显。

还有一个容易忽略的细节是VCCO电压。AD9361的VIO决定了数字接口的IO电平，LVDS模式下VIO通常接1.8V。FPGA侧对应的Bank电压必须也是1.8V，否则电平标准不匹配，轻则信号质量差，重则器件门锁或损坏。

2.4 PCB走线：等长不是唯一重点

数字接口走线首要是阻抗控制，LVDS差分对做100Ω差分阻抗，单端SPI信号按50Ω控制。等长约束方面，LVDS数据线对内的P/N走线要做等长，这个大家都懂。但还有个关键：数据组与随路时钟（DATA_CLK）之间的总长度差。

AD9361的LVDS接口在DDR模式下，数据与时钟的建立保持时间窗口以皮秒计。我建议数据组内最长与最短的走线长度差控制在10mil以内，数据与时钟的总长度差控制在50mil以内。曾经有一版PCB没做这个约束，时钟和数据之间偏了接近1ns，结果无论怎么调IDELAY都很难找到稳定的采样窗口，最后只能改板。

3. LVDS数据接口的FPGA实现：时序约束与数据对齐

跑通AD9361的SPI配置之后，第一件让人头大的事就是：RX数据完全对不上。抓回来的数据要么错位、要么通道串了、要么I/Q颠倒。这一章把LVDS接口的FPGA实现思路完整梳理一遍。

3.1 接口时序的几个关键概念

AD9361在LVDS DDR模式下，每个数据引脚在时钟的上下沿各传一个bit。RX接口输出的数据格式由寄存器配置决定，常见的是"每通道12位，按半字寻址"的方式组织，配合RX_FRAME信号来区分帧边界。

这里有一个理解上的关键点：AD9361输出的DATA_CLK并不是一个干净的等占空比时钟。它实际上是由内部采样率决定的，而且在帧信号的某些位置会有"缺脉冲"的现象（手册里叫gated clock，即门控时钟）。如果你用MMCM/PLL把DATA_CLK倍频或整形，很容易破坏时序关系。

正确的做法是：把DATA_CLK直接作为源同步时钟，用IDDR原语在FPGA的IOB里完成DDR数据采集，不经过全局时钟网络做复杂处理。Xilinx 7系列里面有专用的IDELAYE2和ISERDESE2，专门解决这类源同步接口的问题。

3.2 IDELAY和bitslip的调试方法

说句实在话，AD9361的民用级参考设计和软件工具已经把接口对齐做了很大的简化，但自己写逻辑时仍然需要手工处理两个问题：引脚延迟（skew）和位滑移（bitslip）。

IDELAYE2的作用是给每个数据引脚独立的可调延迟，用来补偿PCB走线和芯片之间差异造成的skew。调试方法是：固定发送一个已知的训练序列（比如让AD9361处于TDD的Loopback模式，把TX数据环回到RX），然后扫描IDELAY的tap值，找出数据稳定的窗口中心。Scan的方式我建议用ILA（集成逻辑分析仪）直接抓，设一个很小的计数器循环改变tap值，每改一次抓一段数据，对比是否与期望值一致。

Bitslip则是解决"字节对齐"问题。LVDS解串后的并行数据有一个起始位不确定的问题，需要通过bitslip把数据流整体搬移，直到帧标志（RX_FRAME）对应的位置与数据手册规定的bit位置吻合。具体判断标准是：RX_FRAME为高时，数据总线上的值应该等于你配置的帧头样式（通常全0或全1，取决于帧配置）。

3.3 实操：用ILA定位RX数据错位

下面是我当时调试RX接口的一个典型场景。配置完成后，用ILA抓到DATA_CLK和12位数据总线，初始状态看起来全是乱的。我按照下面几步排查：

1. 先把AD9361配置为数字自环模式（寄存器配置En-SM的tx/rx为loopback），用FPGA发一个已知的0xA5A5序列到TX口。
2. 观察RX_DATA_CLK的频率，确认等于期望的接口速率。如果频率不对，多半是采样率配置或者时钟分频配错了。
3. 用ILA抓RX_FRAME和RX_DATA，首先检查帧信号。Frame的周期应该等于1/Fs，高电平宽度对应一帧数据的有效时间。
4. 固定frame对齐后，把数据与发送序列比较，确定需要做几个bitslip才能对齐。

这里要特别注意ILA的存储深度。源同步接口的数据率动辄几百Mbps，ILA采样时钟如果用的是系统时钟而不是DATA_CLK，抓出来的数据会乱。我当时是用DATA_CLK的BUFIO作为ILA的采样时钟，配合一个很小的采样深度，反复触发抓取。

3.4 TX路径的约束与注意事项

TX方向和RX方向类似，也是DDR输出加帧信号，区别在于TX_DATA_CLK是FPGA输出的。Xilinx在7系列里用OSERDESE2来输出串行数据，同样有字节对齐的问题。

TX路径一个常见的坑是：OSERDES的复位时序。多个OSERDES如果复位不同步，会导致通道间数据错位，帧信号和数据的相对关系全乱。解决办法是把所有TX通道的OSERDES用同一个复位信号，并且复位释放要在时钟稳定之后，最好做一个异步复位同步释放的电路。

另外，TX的DATA_CLK如果也用OSERDES输出，要注意PCB上DATA_CLK与DATA线的长度匹配，原因在前面硬件章节说过。FPGA约束文件里，要为这些源同步接口设置OFFSET约束或直接约束input/output delay，否则布局布线工具不会帮你保证时序，时序收敛全靠运气。

4. SPI寄存器配置的完整链路：从上电到信号出来的每一步

AD9361的工作模式和行为完全由寄存器控制，寄存器总数超过1000个。新手最容易犯的错是照着参考代码从头到尾刷一遍寄存器，刷完就以为完事了。真正做项目，你必须理解配置的顺序和依赖关系。

4.1 SPI命令格式与时序要点

AD9361的SPI支持单字节和多字节连续读写。每个命令的第一个字节包含读写标志（bit7）、多字节标志（bit6）和6位地址高位；第二个字节是地址低位；后面才是数据字节。默认是MSB first，但芯片也支持LSB first模式，由SPI配置寄存器决定。FPGA侧可以用任意GPIO模拟SPI时序，也可以用SPI硬核，只要时序满足数据手册要求即可。

SPI速率方面，手册给出的最大值一般在50MHz左右，但实际使用建议保守一点，25MHz以下比较稳。SPI走线如果很长，注意加终端或降低速率，我当时就因为SPI速率拉太高，偶尔出现寄存器写入失败，表现为"配置看起来全对但信号出不来"。

4.2 ENSM状态机与配置顺序

AD9361内部有一个使能状态机（ENSM，Enable State Machine），控制芯片在Sleep、Wait、Alert、TX、RX等状态之间切换。状态机的状态转移由两个引脚控制：ENSM_TX和ENSM_RX，或者通过SPI改写模式寄存器来触发。

这里有一个非常重要的理解点：AD9361的很多寄存器，在芯片处于不同状态下写入，效果是不一样的。比如频率配置寄存器必须在Alert状态写，进入TX/RX状态后再写频率是不生效的。调谐（Tuning）进程也是状态机的一部分，你要从Alert状态触发频率调谐，等tuning完成才能进入收发状态。

所以正确的配置流程是：

1. SPI读回芯片ID（寄存器0x02），确认SPI通信正常。
2. 配置数字接口模式（LVDS/CMOS、单双端口、数据率、帧格式）。
3. 配置时钟分频链：参考时钟→BBPLL→采样时钟→接口时钟，算清楚每个分频器的值。
4. 保持在Alert状态（通过ENSM引脚拉低），配置射频频率、滤波器带宽、增益控制模式。
5. 触发校准：先做BB（基带）校准，再做射频校准。
6. 校准完成后，切换状态机到TX/RX模式，开始传输数据。

每一大步内部还有小步骤。比如射频校准时，要设置校准参数（比如本振泄漏校准的注入信号幅度），然后触发校准位，查询校准完成标志。校准过程中AD9361的输出是不正常的，不能在这个时间段采集有效信号。

4.3 一次完整的频率配置过程

假设需求是配置中心频率2.4GHz，采样率61.44MSPS，RX带宽20MHz。硬件参考时钟是40MHz。

第一步算BBPLL分频比。AD9361内部BBPLL的频率范围是6~12GHz（不同版本略有差异），需要选择分频系数使得BBPLL频率在这个范围内，并且能整除采样率。采样率61.44MSPS对应的BBPLL频率：按手册公式，采样率=BBPLL/(分频系数)，常见的组合是BBPLL=983.04MHz，然后通过12分频得81.92MSPS？不对，算一下：983.04/16=61.44，但这个频率低于6GHz，说明BBPLL不是直接等于这个值，而是经过了射频PLL。

实际上，AD9361的频率规划路径是：BBPLL先通过一个可编程分频器生成采样时钟，而射频本振（LO）频率则由独立的RF PLL产生。计算RF PLL分频比的方式是：LO频率 = REF_CLK × (N/NUM/MOD) 之类的小数分频公式。手册里有专门的小数分频计算章节和配置工具（ADI的AD936x Filter Wizard），强烈建议直接用这个工具，它会自动算出所有分频寄存器的值，并且能根据你选定的滤波器参数给出FIR系数。

这个工具虽然是官方出的，但我提醒一句：它算出来的寄存器值是"理论最优"，实际板子上如果要微调频率（比如做频偏补偿），你需要理解它给的那些参数的含义，而不是只会填表。我当时需要补偿晶振频偏，直接在工具输出的N/NUM/MOD基础上做微小修改，省去了重新跑一遍流程的时间。

4.4 用ILA验证SPI写入是否正确

SPI调试最容易出现的问题是"写进去的值读回来不对"。原因往往不是SPI时序问题，而是某些寄存器是"只写"或者"写后自动清零"类型。比如校准触发寄存器，写入后芯片自动执行校准，执行完自动清零，你读回来是0并不代表写入失败。

另一个常见问题是多字节写模式的地址自动递增。连续写时，地址会自动加1，如果你要写的是非连续寄存器，就不能用多字节模式。有些参考代码里把所有配置都放到一个巨大的数组里连续写入，这是非常危险的做法。我踩过一次：中间有一个寄存器地址跳变了，但数组里没补占位，结果从那个位置开始的所有寄存器全写串位了，芯片表现为"部分功能正常、部分完全错乱"，排查了大半天。

建议的做法：配置数组按地址严格递增排列，中间跳过的地址补0xFF之类的占位并写"不关心"的值；或者干脆每次只写一个寄存器，虽然速度慢点，但安全性高得多。上电初始化阶段速度不重要，稳才重要。

5. 校准机制与AGC：让系统稳定工作的隐形功臣

配置完频率、接口、数据通路后，设备能出信号了，但性能指标可能很差。AD9361内置了几种自校准机制，这些校准对最终的发射功率准确性、接收灵敏度和调制质量影响巨大。

5.1 三类校准：什么时候做、做什么

AD9361需要做三类校准：

• 基带（BB）校准：主要是DC偏移校准，补偿ADC/DAC的直流偏置。温度变化和增益变化都会导致DC偏移漂移。
• 射频（RF）校准：包括本振泄漏（LO Leakage）校准和I/Q相位幅度不平衡校准。这两项直接决定零中频架构下的镜像抑制能力和载波泄漏水平。
• 辅助校准：如AUXADC的偏移校准等，相对次要，但也影响某些辅助功能。

关键问题是校准的触发时机。大多数项目在系统上电时做一次完整校准就够了，但有些场景必须重新校准。比如：环境温度变化超过一定范围（通常设计上每5℃做一次）、接收增益改变大的档位之后、以及更换射频频率之后。我在做TDD系统时就遇到频率切换后没有重新校准，导致TX本振泄漏变大，接收端的阻塞性能急剧下降。

校准状态的查询也很关键。校准是异步过程，触发后需要轮询校准状态寄存器，等校准完成标志置位后才能继续后续操作。如果不等校准完成就切换状态，校准结果可能是错的，而且不会报错，DBug非常耗时。

5.2 AGC模式怎么选

AD9361的AGC有三种模式：手动增益（MGC）、自动慢速增益（Slow AGC）、自动快速增益（Fast AGC）。

• MGC：增益完全由外部控制，适合对增益控制有严格要求的场景，比如需要精确知道接收链路增益值的测向系统。
• Slow AGC：增益调整速度慢，适合信号功率变化不大的场景，比如连续波信号测量。
• Fast AGC：增益调整速度快，适合突发信号、跳频信号等功率快速变化的场景。

实际项目中，TDD系统我推荐用Fast AGC。但Fast AGC有个坑：增益变化的瞬间，I/Q数据会出现一个短暂的不连续点，如果后端处理没做保护，会导致解调出现突发错误。解决方案是在FPGA侧监测AGC增益指示信号（RX_GAIN），当它变化时，丢弃对应时刻的几个采样点或者对后面的帧做重同步。刚开始没做这个保护，系统偶尔出现整帧数据丢失，排查了很久才发现是AGC切换惹的祸。

如果你用了外部LNA或者衰减器，AGC的增益分配就需要考虑外部器件的配合。AD9361有GPIO输出可以指示当前增益状态，用这个信号去控制外部LNA的旁路开关，可以扩展动态范围。

5.3 校准结果异常的排查心得

校准不是每次都能顺利通过。我遇到过两种典型问题：

一种是基带校准超时。现象是校准完成位一直不置位，或者校准结果寄存器写的是异常值。排查方向：先查SPI通信是否正常，再看时钟是否稳定，最后看供电。有一次是数字电源滤波电容虚焊，导致数字域时序不稳定，校准过程跑飞了。

另一种是射频校准结果正常但性能差。比如LO泄漏校准完成了，但泄漏仍然很大。这种情况先看校准注入信号的配置对不对，再看外围匹配网络。零中频架构的LO泄漏对天线端口的匹配非常敏感，如果天线端VSWR不好，校准可能在校准路径上"正常"，但实际工作状态偏差很大。这个我在调试外接功放时感受最深，功放的反射把LO泄漏拉大了好几个dB。

6. 数据通路设计与EVM调优：基带和射频的距离

接口打通了，校准做完了，数据也有了。但"有数据"和"数据质量好"是两码事。最后一个环节是把整条数据链路调优，让系统性能达到设计指标。

6.1 数字滤波链路的作用

AD9361的接收链路在ADC之后有一串数字滤波器：半带滤波器（HB）、有限冲激响应滤波器（FIR）、以及可选的抽取器。这些滤波器的组合决定了最终输出给FPGA的采样率和信号带宽。

设计滤波器组合时要搞清楚两件事：一是总抽取率要与采样率匹配，二是滤波器的通带/阻带特性要满足系统抗混叠要求。ADI的Filter Wizard工具能根据你的输入输出采样率和带宽要求自动生成各级滤波器的配置系数。

一个实战经验：FIR滤波器的通带纹波和群延迟特性会直接影响EVM。如果你的系统是宽带调制信号（比如OFDM），FIR的通带纹波尽量选小一点，代价是系数长度变长，但EVM收益明显。我调试一个20MHz LTE信号时，把FIR通带纹波从0.1dB改到0.01dB，EVM改善了接近1个百分点。

6.2 从ADC原始数据到星座图

FPGA拿到AD9361输出的I/Q采样点之后，要做的处理取决于用途。最简单的应用是数据采集，把I/Q数据通过DMA搬到PS侧；复杂一点的应用需要实时解调，FPGA内部就要做匹配滤波、同步、解映射等处理。

调试解调链路时，我最常用的手段是抓取一段I/Q数据，用MATLAB离线分析。FPGA侧用ILA抓取一段2000~4000个采样点，导出CSV，然后在MATLAB里画时域波形、频谱和星座图。这样能把"射频前端问题"和"FPGA算法问题"分离开。

星座图出现异常时的排查顺序我总结如下：

星座图现象	可能原因	优先排查方向
整体旋转/偏移	载波频偏或相位偏移	本振频率精度、晶振频偏
散点呈圆环	相位噪声过大	参考时钟质量、VCO电源噪声
四个象限串扰	I/Q不平衡	射频校准是否完成、校准系数是否正确
边缘出现"飞点"	带外干扰或滤波不足	检查抗混叠滤波器配置、AGC行为

6.3 EVM优化的经验清单

EVM（误差矢量幅度）是衡量调制质量的核心指标。把EVM从5%优化到2%以下，除了前面说的电源和时钟，还有几个细节值得注意：

第一，采样时刻的裕量。LVDS接口的数据采样时刻如果不稳定，会引入随机抖动，表现在星座图上就是"云状"散点。检查办法是在ILA里观察连续多帧的同一采样点，看是否有随机跳变。如果有，回过去调IDELAY。

第二，TX路径的削峰（Clipping）和限幅。AD9361的TX数据口位宽是12位，如果FPGA送出来的数据峰值超过12位范围，DAC会削波，导致EVM严重恶化。在FPGA侧加一个峰值检测和数字增益控制，确保信号幅度不要超过满量程的90%左右，留出峰值余量。

第三，温度影响。AD9361的增益和相位会随温度缓慢漂移，长时间运行的设备要定期重新校准。可以在FPGA里做一个定时器，每小时触发一次后台校准（在TDD的切换间隙做），让系统长期保持最佳性能。

第四，TX和RX的隔离。如果你做的是同频同时的FDD系统，TX到RX的泄漏是EVM杀手。除了射频前端的双工器隔离之外，数字域还可以做自适应对消。这个属于进阶玩法，先保证基础指标达标再说。

回到最核心的一点：AD9361和FPGA之间的接口本质上是一个高速并行数据链路，成功的关键是"理解数据手册"而不是"照抄参考代码"。寄存器配置要理解每一类寄存器的用途和写入时机；LVDS接口要对齐做到心中有数；校准和AGC要根据实际应用场景灵活配置。我见过太多人卡在"跑通了demo但改不了任何参数"的状态，根本原因就是没花时间把接口时序和寄存器机制搞透。做这类项目，耐心比聪明重要，把每个环节的"为什么"都想明白，系统自然就稳定了。