1. 项目缘起与整体设计思路
PLFM_RADAR 这个名字，第一次看到的时候我脑子里蹦出来的就是 Pulse Linear Frequency Modulation Radar，也就是脉冲线性调频雷达。说白了，就是一套自己动手搭的雷达信号处理系统，核心是用 FPGA 做高速信号采集和预处理，再用 STM32 做系统控制、数据管理和人机交互。这个组合在雷达、测距、测速、成像这类场景里非常经典，属于“高速前端 + 灵活主控”的典型架构。
我之所以对这个项目感兴趣，是因为它把几个热门技术点全串起来了：phased array（相控阵）、FPGA 高速 ADC 采样、DDR 多端口读写、STM32 USB 设备、CAN 通信、定时器捕获测频率、ILI9341 显示等等。这些关键词单独拎出来都是独立的技术模块，但放在一个雷达项目里，它们必须协同工作，时序、带宽、功耗、成本都要平衡。这也是为什么我觉得这个项目值得深挖——它不是简单的模块堆砌，而是一个完整的信号链系统工程。
从整体设计上看，PLFM_RADAR 的核心思路可以拆成三条线。第一条是射频前端与天线，负责发射线性调频信号并接收回波，相控阵在这里的作用是通过多个天线单元的相位控制实现波束扫描，不用机械转动就能覆盖一定空域。第二条是高速数据采集与预处理，FPGA 在这里承担主力，因为线性调频雷达的带宽通常比较大，中频采样率动辄几十兆甚至上百兆，STM32 的 ADC 根本扛不住，必须用 FPGA 挂高速 ADC 做实时采样，再通过数字下变频、匹配滤波或者 FFT 把原始数据压缩成有用的距离信息。第三条是系统控制与数据交互，STM32 负责配置 FPGA 的工作参数、管理 DDR 缓存、跑 USB 或 CAN 跟上位机通信、驱动显示屏做本地可视化。
这个架构的好处很明显：FPGA 做它擅长的高速并行处理，STM32 做它擅长的控制和协议栈，两者通过 SPI、FSMC 或者并口通信，各司其职。如果全用 FPGA 做，开发周期长，软核处理器跑协议栈也麻烦；如果全用 STM32 做，采样率和处理能力又不够。所以这个分工是经过实际工程验证的合理选择。
提示：如果你打算复现类似项目，先明确你的雷达体制。脉冲线性调频和连续波调频在硬件架构上差别很大，前者需要收发开关和脉冲时序控制，后者更依赖隔离度和线性度。PLFM_RADAR 从名字看更偏向脉冲体制，所以收发切换的时序设计是第一个要啃的硬骨头。
2. 核心模块拆解与关键技术点
2.1 相控阵天线与波束控制
相控阵这部分，很多人一开始会觉得离自己很远，觉得那是军工或者大厂才玩的东西。其实用低成本方案也能做出简易的相控阵验证平台。核心原理就是每个天线单元后面挂一个移相器，通过控制每个通道的相位差，让合成波束指向特定方向。相位差的计算公式是 Δφ = 2πd sinθ / λ，其中 d 是阵元间距，θ 是波束指向角，λ 是波长。
在实际操作中，阵元间距通常取半波长，这样可以避免栅瓣。比如你的工作频率是 2.4GHz，波长约 12.5cm，阵元间距就是 6.25cm。如果你用 4 阵元线阵，波束宽度大约在 30 度左右，扫描范围受限于阵元方向和互耦。移相器可以用数字移相芯片，也可以用 FPGA 控制 DAC 产生模拟相位控制电压，后者成本更低但精度和一致性需要校准。
我在测试中发现，相控阵最容易被忽视的是通道间幅度和相位的一致性。哪怕你相位算得再准，如果每个通道的增益不一致，波束指向也会偏移，旁瓣也会抬高。所以校准环节不能省，通常需要在暗室或者开阔场做一次通道校准，把每个通道的幅度和相位误差测出来，然后在 FPGA 里做补偿。
2.2 FPGA 高速 ADC 采样与数据预处理
FPGA 在这个项目里干的活最重。线性调频雷达的中频信号通常在一个比较高的频率上，比如 60MHz 或者 120MHz，根据奈奎斯特采样定理，采样率至少要两倍于最高频率分量。实际工程中为了留裕量，采样率往往是信号带宽的 2.5 到 4 倍。假设你的 LFM 信号带宽是 20MHz，中频是 60MHz，那最高频率分量大概在 70MHz 左右，采样率选 200Msps 就比较稳妥。
高速 ADC 和 FPGA 之间的接口通常是 LVDS 或者 JESD204B。LVDS 在中等采样率下很常见，布线要注意差分对等长和阻抗匹配。JESD204B 更高速，但协议复杂，需要专门的 IP 核。对于 PLFM_RADAR 这种项目，如果采样率在 200Msps 以内，LVDS 接口的 ADC 比如 AD9233 或者 ADS4149 就够用了，FPGA 端用 IBUFDS 加 IDDR 原语接收，再送进 FIFO 做跨时钟域处理。
数据预处理部分，FPGA 通常要做数字下变频（DDC）和抽取。DDC 就是把中频信号搬移到基带，方便后续做低通滤波和降采样。具体做法是用 NCO 产生正交本振信号，跟 ADC 采样数据做复数乘法，得到 I/Q 两路基带信号。然后通过 CIC 滤波器或者 FIR 滤波器做抽取，把数据率降下来，减轻后续处理压力。
这里有个坑我踩过：NCO 的频率字计算要非常小心。假设系统时钟是 200MHz，你想产生 60MHz 的本振，频率字就是 round(60e6 / 200e6 * 2^32)。如果频率字算错，下变频后的信号会偏，后续匹配滤波就对不上。建议在 MATLAB 或者 Python 里先仿真验证频率字，再写到 FPGA 里。
2.3 DDR 多端口读写与缓存管理
FPGA 采集完的数据不能一直放在片内 RAM 里，因为片内 BRAM 容量有限，通常只有几兆比特。雷达一帧的数据量可能几十兆字节，必须外挂 DDR 做缓存。DDR 的带宽很高，但控制逻辑复杂，尤其是多端口读写的时候，多个模块同时请求访问 DDR，仲裁没做好就会丢数据或者时序违例。
常见的做法是用 Xilinx 的 MIG 或者 Intel 的 UniPHY 生成 DDR 控制器，然后在上面挂一个 AXI 互联矩阵，把多个 AXI Master 接到 DDR 控制器上。每个 Master 对应一个数据流，比如 ADC 写入流、FFT 读取流、STM32 读取流。AXI 互联会自动做仲裁，但你需要给每个 Master 设置合理的优先级和突发长度。
实测下来，DDR 的带宽利用率能到 70% 到 80% 就算不错了。如果你发现带宽不够，先检查突发长度是不是太短，AXI 的突发长度建议至少 64 拍，最好 128 拍。另外，读写切换太频繁也会降低效率，尽量把读操作和写操作分开，批量处理。
注意：DDR 的引脚分配和时序约束非常关键，尤其是 DQS 和 DQ 之间的 skew。如果你用的是自己画的板子，一定要做信号完整性仿真，否则调 DDR 会调到怀疑人生。我第一次调 DDR 的时候，因为 DQS 和 DQ 的走线长度差了 200mil，数据眼图几乎闭合，后来重新等长才解决。
2.4 STM32 系统控制与通信接口
STM32 在这个项目里扮演的是“管家”角色。它不直接处理高速数据，但负责整个系统的调度：上电初始化、配置 FPGA 寄存器、监控温度和工作电压、管理 USB 或 CAN 通信、驱动本地显示屏。STM32 的选型要看你的接口需求，如果要用 USB 做设备通信，F4 或者 F7 系列比较合适，因为它们的 USB OTG 控制器支持高速模式，配合 DMA 能跑到几十兆字节每秒。
USB 设备开发这块，STM32 的 HAL 库已经封装得比较好了，但有几个地方容易出问题。第一是端点缓冲区分配，如果你用 CDC 类做虚拟串口，端点缓冲区大小要跟主机端的驱动匹配，否则会出现数据截断。第二是 DMA 和 USB 中断的优先级，USB 中断优先级要高于 DMA，否则高速传输时容易丢包。第三是枚举过程，如果你自己写描述符，VID 和 PID 不要跟系统里已有的设备冲突，否则枚举会失败。
CAN 通信在雷达系统里也很有用，尤其是多雷达组网或者跟其他车载设备通信的时候。STM32 的 CAN 控制器支持标准帧和扩展帧，波特率可以到 1Mbps。但 CAN 有个坑：总线终端电阻必须匹配，两端各 120 欧姆，中间节点不能加。如果通信突然连不上，先查终端电阻，再查波特率配置，最后查收发器的供电和使能引脚。
2.5 本地显示与数据可视化
ILI9341 是一块很常见的 2.4 寸或 2.8 寸 TFT 屏，分辨率 240x320，SPI 接口，STM32 驱动起来不难。但雷达数据显示跟普通 UI 不一样，你需要实时刷新距离-多普勒图或者 A 显。如果每帧都全屏刷新，SPI 的带宽根本不够，屏幕会闪得厉害。
我的做法是只刷新变化区域，把雷达数据映射到屏幕的特定区域，用 DMA 把像素数据直接搬到 SPI 数据寄存器，减少 CPU 干预。另外，ILI9341 的读 ID 是 0xA1A1 还是其他值，取决于厂家，有些兼容芯片会返回不同的 ID。如果你读到的 ID 不对，先检查 SPI 模式，ILI9341 通常用 Mode 0 或 Mode 3，再检查复位时序，复位脉冲宽度至少 10 微秒。
3. 实操流程与关键环节实现
3.1 硬件选型与板级设计
先说 FPGA 选型。PLFM_RADAR 这种项目，逻辑资源不用太大，但 DSP 切片和 BRAM 要够用。Xilinx Artix-7 系列的 XC7A100T 或者 XC7A200T 是比较平衡的选择，DSP48E1 切片有几百个，做复数乘法、FIR 滤波、FFT 都够。如果你预算有限，Spartan-6 或者安路 FPGA 也能跑，但开发工具和 IP 核的丰富程度差一些。
STM32 这边，我推荐 STM32F407 或者 STM32F767。F407 便宜，USB OTG 和 CAN 都有，主频 168MHz，跑控制逻辑绰绰有余。F767 主频更高，带 LCD-TFT 控制器，可以直接驱动 RGB 屏，不用 SPI 慢慢刷。如果你要用 USB 高速模式，记得选带 ULPI 接口的型号，外挂 USB PHY 芯片。
ADC 选型要看你的中频和带宽。AD9233 是 12 位 125Msps，LVDS 输出，性价比很高。如果你需要更高采样率，ADS4149 是 14 位 250Msps，但功耗和价格都上去了。DAC 这边，如果你要自己产生 LFM 信号，AD9767 是 14 位 125Msps，双通道，可以产生 I/Q 两路。
电源设计容易被忽视。FPGA 和 ADC 对电源噪声很敏感，尤其是 ADC 的模拟电源，一定要用 LDO 单独供电，不要跟数字电源混在一起。DDR 的电源也要干净，VREF 和 VTT 要加足够的去耦电容。我见过一个案例，ADC 的电源纹波大了 50mV，结果信噪比直接掉了 6dB。
3.2 FPGA 逻辑设计与时序约束
FPGA 逻辑设计的第一步是画框图。我习惯把整个逻辑分成几个独立的模块：ADC 接口模块、DDC 模块、DDR 控制模块、FFT 模块、STM32 通信模块。每个模块单独仿真验证，最后再集成。
ADC 接口模块的关键是 IDDR 和 ISERDES 的使用。如果你用 LVDS 接口，数据是双沿传输的，需要用 IDDR 原语把上升沿和下降沿的数据分开，再拼成完整的采样字。时序约束要设置输入延迟，根据 ADC 的输出时序参数和 PCB 走线延迟来算。如果约束不对，数据会错位，表现为频谱上出现杂散。
DDC 模块里，NCO 用 Xilinx 的 DDS Compiler 生成，输出正弦和余弦两路。复数乘法用 DSP48 实现，注意位宽要留够，否则会溢出。CIC 滤波器的抽取因子和阶数要根据你的带宽和采样率来定。比如采样率 200Msps，你要降到 1Msps，抽取因子就是 200。CIC 的阶数一般取 3 到 5 阶，阶数越高阻带衰减越好，但通带衰减也越大，需要后级 FIR 做补偿。
FFT 模块用 Xilinx 的 FFT IP 核，配置成流水线模式，点数根据你的距离分辨率要求来定。比如你要 1 米的分辨率，光速 3e8 m/s，带宽 150MHz，距离分辨率是 c/(2B) = 1 米。FFT 点数至少要是采样点数的两倍，避免频谱混叠。
提示：FPGA 的时序约束文件（XDC 或 SDC）一定要认真写，尤其是跨时钟域路径。我见过太多项目因为 CDC 没处理好，跑起来偶尔出错，查了好几天才发现是亚稳态。建议所有跨时钟域信号都加两级同步器，数据总线用异步 FIFO。
3.3 STM32 固件开发与协议实现
STM32 固件我习惯用 CubeMX 生成初始化代码，然后手写业务逻辑。USB CDC 类直接用 HAL 库的例程改，注意把缓冲区设大一点，比如 1024 字节，减少中断频率。如果你要传雷达数据到上位机，建议自定义一个简单的协议：帧头 + 长度 + 数据类型 + 数据 + 校验。帧头用 0xAA55 这种不容易冲突的值，校验用 CRC16。
CAN 通信的初始化要注意波特率计算。STM32 的 CAN 波特率 = APB1 时钟 / (分频系数 * (1 + BS1 + BS2))。比如 APB1 是 42MHz，你要 500kbps，分频系数取 6，BS1 取 10，BS2 取 3，算下来就是 42e6 / (6 * (1 + 10 + 3)) = 500k。如果算错了，通信会不稳定或者完全连不上。
ILI9341 的驱动我建议用硬件 SPI 加 DMA，不要用软件模拟 SPI，太慢。初始化序列要严格按照数据手册来，尤其是电源控制和伽马校正，少写一条都可能显示异常。如果你读 ID 是 0xA1A1，说明是兼容芯片，初始化序列可以通用，但伽马值可能需要微调。
3.4 系统联调与性能测试
联调阶段最考验耐心。我的顺序是：先单独测电源，确认各路电压正常；再测 FPGA 配置，用 LED 或者串口打印确认 FPGA 跑起来了；然后测 ADC 采样，用信号发生器输入单音信号，看 FPGA 抓到的数据频谱对不对；接着测 DDR 读写，用伪随机数写入再读出，比对是否正确；最后测 STM32 跟 FPGA 的通信，确认寄存器读写正常。
性能测试主要看几个指标：距离分辨率、测距精度、测速范围、信噪比。距离分辨率取决于信号带宽，测距精度取决于信噪比和插值算法，测速范围取决于脉冲重复频率。如果你发现信噪比不够，先查 ADC 的输入匹配网络，再查 DDC 的滤波器系数，最后查 FFT 的窗函数。
4. 常见问题与排查技巧实录
4.1 FPGA 相关故障速查
| 现象 | 可能原因 | 排查方法 |
|---|---|---|
| FPGA 配置失败 | 配置时钟不对、配置模式引脚接错 | 用示波器看 CCLK 和 DIN 波形，检查 M[2:0] 引脚 |
| ADC 数据错位 | LVDS 时序约束不对、走线不等长 | 用 ILA 抓 IDDR 输出，对比已知测试图案 |
| DDR 读写错误 | 时序约束不满足、VREF 不稳 | 跑 MIG 的自带测试，检查 VREF 电压和去耦 |
| FFT 结果异常 | 输入数据位宽不够、缩放因子不对 | 用 MATLAB 对比仿真结果，检查 IP 核配置 |
| 跨时钟域数据丢失 | 没加同步器或 FIFO 深度不够 | 用 ILA 抓 CDC 路径，增加同步级数或 FIFO 深度 |
4.2 STM32 相关故障速查
| 现象 | 可能原因 | 排查方法 |
|---|---|---|
| USB 枚举失败 | 描述符错误、VID/PID 冲突 | 用 USB 分析仪抓包，检查描述符和供电 |
| CAN 通信连不上 | 终端电阻不匹配、波特率错误 | 测总线电阻，用示波器看 CAN_H 和 CAN_L 差分波形 |
| SPI 读 ILI9341 ID 不对 | SPI 模式错误、复位时序不对 | 检查 CPOL 和 CPHA，延长复位脉冲 |
| 定时器捕获测频不准 | 输入滤波没开、预分频不对 | 配置输入捕获滤波，检查 ARR 和 PSC 计算 |
| 延时函数卡死 | 中断优先级冲突、SysTick 配置错误 | 检查中断嵌套，用示波器看 SysTick 计数 |
4.3 独家避坑经验
第一个坑是电源上电顺序。FPGA 和 ADC 对电源上电顺序有要求，通常核心电压先上，IO 电压后上，否则会有闩锁风险。我建议用电源管理芯片做时序控制，或者至少加一个 RC 延时电路。
第二个坑是DDR 的 VREF 电压。VREF 应该是 VDDQ 的一半，但实际中因为电阻分压的精度和温漂，VREF 可能偏了 几十毫伏。这个偏差会导致 DDR 读写误码率上升。我的做法是用一个高精度基准源产生 VREF，而不是简单电阻分压。
第三个坑是STM32 的 USB 中断优先级。如果你把 USB 中断优先级设得比 DMA 低，高速传输时 USB 中断会被 DMA 打断，导致数据包丢失。正确的做法是 USB 中断优先级设为最高，DMA 次之，其他外设再低一些。
第四个坑是FPGA 的复位脚。FPGA 没有固定的复位脚，复位逻辑都是你自己写的。我建议用一个外部复位芯片，比如 MAX811，产生干净的复位脉冲，再送到 FPGA 的普通 IO。不要用配置完成信号当复位，因为配置完成后电源可能还没稳。
第五个坑是相控阵的通道校准。如果你不做校准，波束指向误差可能超过 10 度。校准的方法很简单：在远场放一个信号源，依次测量每个通道的幅度和相位，然后在 FPGA 里做补偿。补偿系数可以存在 Flash 里，上电时加载。
5. 项目扩展与进阶方向
PLFM_RADAR 这个框架搭好之后，可以往几个方向扩展。第一个方向是增加通道数，做真正的多通道相控阵，这需要更多的 ADC 和更大的 FPGA，但波束形成算法是一样的。第二个方向是提高带宽，换更高采样率的 ADC 和更快的 FPGA，距离分辨率可以做到厘米级。第三个方向是加入成像算法，比如合成孔径或者逆合成孔径，这需要更复杂的运动补偿和成像处理。
如果你想把雷达数据传到手机或者云端，可以在 STM32 上加一个无线模块，比如 4G Cat.1 或者 LoRa。但要注意数据率和功耗的平衡，雷达原始数据率很高，必须先做压缩或者特征提取，再上传。
我在实际使用中发现，PLFM_RADAR 最值得投入时间的地方是校准和测试。硬件搭起来只是第一步，真正决定性能的是校准精度和测试覆盖度。我建议至少花 30% 的时间在测试上，包括单元测试、集成测试和现场测试。现场测试尤其重要，因为实验室环境和实际环境差别很大，多径、干扰、温度都会影响性能。
最后再分享一个小技巧：如果你用 VSCode 开发 STM32，可以装 Cortex-Debug 插件，配合 J-Link 做在线调试，比 Keil 的调试体验好很多。launch.json 里配置好 svd 文件路径，就能在调试时查看所有外设寄存器，非常方便。FPGA 这边，Vivado 的 ILA 和 VIO 是调试利器，但要注意 ILA 的采样深度和时钟域，采样太深会吃光 BRAM，时钟域不对会抓不到数据。
