1. 为什么说“从超标频点反推源头”是EMC整改的分水岭？
干了十多年硬件设计和EMC整改，我见过太多工程师把EMC测试当成“玄学考试”：样机一送测，辐射发射（RE）曲线像心电图一样满屏毛刺，超标点密密麻麻；回来改板，要么全盘重铺地，要么在电源入口堆三颗共模电感加两颗X电容，再焊上几段铜箔当屏蔽罩——结果下次测试，超标点换个位置继续冒头。不是没努力，而是方向错了。真正高效的EMC工作，从来不是“见招拆招”，而是“未病先防”。标题里那句“把80%的EMI问题扼杀在Layout阶段”，不是口号，是经过上百个量产项目验证的硬逻辑：PCB Layout阶段决定了70%以上的高频噪声耦合路径，而其中80%的典型超标频点，其谐振源、环路面积、共模电流路径，在原理图定型、叠层确认、关键器件布局完成时，就已经被物理结构锁死了。你后期加滤波器，本质是在给一个已经漏风的窗户贴胶带；而Layout阶段优化，相当于在造窗时就选对了型材、密封条和安装工艺。
核心关键词“EMC预测试”在这里不是指用昂贵的电波暗室做正式认证，而是指在原理图评审后、PCB出图前，用低成本、高效率的方式，对潜在EMI风险进行量化评估。比如用近场探头扫原理图中高速信号的回流路径是否连续，用仿真工具粗略估算关键环路的辐射效率，甚至用一台带频谱分析功能的示波器+自制环形天线，在裸板上通电后快速定位几个最强的噪声源频点。这些动作成本极低，但价值极高——它让你第一次真正“看见”噪声，而不是靠经验猜。而“从超标频点反推源头”，则是整个EMC诊断的黄金法则。比如你在300MHz附近看到一个尖峰，它绝不是凭空出现的。它大概率来自某个25MHz时钟信号的12次谐波（25×12=300），而这个谐波能量之所以能辐射出去，是因为该时钟走线形成了一个有效长度约25cm的偶极子天线（λ/4≈25cm@300MHz），且其返回路径在参考平面存在断裂或绕行。反推的过程，就是把频域上的一个点，映射回时域里的一个具体电路结构、一段具体走线、一个具体器件封装。这一步做扎实了，整改就不再是蒙眼抓瞎，而是精准外科手术。
我做过一个工业网关项目，主控是ARM Cortex-A9，跑400MHz主频，DDR3接口速率800MT/s。初版样机RE测试在480MHz、960MHz、1440MHz三个频点严重超标。按老办法，我们先在电源输入端加了两级π型滤波，又在RJ45接口变压器次级加了TVS和共模电感，结果480MHz峰值只降了3dB，其他点纹丝不动。后来我们换思路：用近场探头沿主板扫描，发现最强辐射源不在电源区，而在DDR3数据总线靠近主控BGA的扇出区域。进一步用频谱仪配合小环天线，锁定480MHz能量主要来自DQ0~DQ7这8根线。查原理图，这8根线在BGA下方扇出时，为了避让过孔，有3根线被迫绕到第二层走线，而该层下面没有完整的地平面，返回电流被迫跳到第4层地平面，形成一个高度约0.5mm、周长约12cm的环路。计算其谐振频率：f₀ ≈ 1/(2π√(LC))，其中L≈10nH（微带线电感），C≈0.3pF（线间耦合电容），算得f₀≈290MHz，与实测480MHz虽有偏差，但已足够指向问题根源——这是典型的高频谐振辐射。后续整改只做了三件事：1）将这8根线全部拉回顶层，紧贴第一层地平面走线；2）在BGA下方第2层铺满地铜，并用大量过孔与第1层地连接；3）在DQS信号旁等长添加一条地线作为屏蔽。复测，480MHz峰值直接下降28dB，其他相关谐波点也同步衰减。整个过程没动一颗器件，没加一个滤波元件，成本零增加，周期压缩到两天。这就是“反推源头”的力量——它把EMC从成本中心，变成了设计质量的度量衡。
2. EMC预测试：不依赖暗室的四步低成本验证法
EMC预测试的核心目标，不是替代正式认证，而是把“未知风险”变成“已知问题”，把“事后补救”变成“事前规避”。它不需要暗室，甚至不需要专业EMI接收机，一套合理组合的低成本工具，就能覆盖80%以上的高频噪声识别需求。我团队目前的标准预测试流程，分为四个递进式步骤，每一步都有明确的输入、输出和判断标准，已在十几个项目中固化为设计Checklist。
2.1 步骤一：原理图级EMI路径审查（耗时：1-2小时）
这一步完全在电脑前完成，是成本最低、收益最高的环节。重点不是检查器件参数，而是审查“电流如何流动”。我习惯用不同颜色的箭头在原理图上手工标注三类电流路径：
- 直流/低频功率电流路径（红色）：从电源输入→LDO输入电容→LDO输出→负载芯片VCC引脚→芯片GND引脚→输入电容GND→电源输入GND。这条路径要求尽可能短、宽、直，避免形成大环路。
- 高频信号电流路径（蓝色）：以时钟、高速串行线（USB、PCIe）、并行总线（DDR、LCD）为重点。必须追踪信号线的完整回流路径——它是否紧贴参考平面？参考平面是否存在分割？如果信号跨分割，回流路径被迫绕行，环路面积剧增，这就是最强辐射源。
- 共模电流路径（绿色）：这是RE超标的主要推手。重点关注所有对外接口：USB、RJ45、HDMI、电源输入。共模电流通常由内部噪声通过寄生电容耦合到电缆屏蔽层或外壳，再经电缆辐射出去。审查要点包括：接口芯片的GND是否单点连接到系统数字地？是否有独立的接口地平面？滤波器件（共模电感、Y电容）是否布置在噪声源与接口之间？
提示：一个经典陷阱是“虚假的地连接”。比如原理图上画了一个“DGND”和一个“AGND”，并通过一个0Ω电阻连接。但如果这个0Ω电阻实际放在PCB上离ADC很远，那么ADC的模拟地电流就会在数字地平面上形成压降，反过来干扰数字电路。此时，绿色共模路径就可能通过这个压降耦合出去。
2.2 步骤二：叠层与参考平面完整性分析（耗时：2-3小时）
PCB叠层决定了高频电流的“高速公路”是否畅通。我坚持一个铁律：任何高速信号层，其相邻层必须是完整的地平面或电源平面。常见错误叠层如：Signal1 / GND / Signal2 / PWR / GND / Signal3。表面看有地有电源，但Signal2夹在GND和PWR之间，其回流路径在GND和PWR之间切换，而PWR平面因去耦电容的存在，高频阻抗并不低，导致回流不顺畅。更优方案是：Signal1 / GND / Signal2 / GND / PWR / Signal3，这样Signal2的回流可稳定在下方GND层。
分析工具上，我不推荐一开始就用昂贵的3D电磁场仿真。用PCB设计软件自带的“Plane Cutout”功能，手动检查关键区域（如BGA下方、高速接口区域）的地平面是否被过孔、走线、开槽切割成碎片。一个简单但有效的经验法则是：用软件的“Polygon Pour”工具，将地平面设为高亮显示，然后放大到200%，用眼睛扫视——如果看到地铜像被刀切过的奶酪一样布满缝隙，且缝隙宽度大于信号线宽的3倍，那这里就是高风险区。此时，必须增加地过孔密度（建议≤2mm间距），或调整走线避开关键区域。
2.3 步骤三：裸板近场扫描（耗时：4-6小时）
当PCB Gerber文件确认无误，板厂制板完成后，拿到裸板（未贴片）即可开始。工具极其简单：一台带频谱分析功能的示波器（如Keysight 3000T系列）、一个自制的环形近场探头（直径1cm，用同轴线内芯绕5圈，外皮接地）、一个直流电源。操作流程如下：
- 将裸板电源输入端接直流电源，设置为系统正常工作电压（如5V或3.3V），但不接入任何IC；
- 用示波器频谱模式，扫描10MHz-1GHz范围，基线应是一条平坦的噪声底，若出现尖峰，说明PCB本身存在天线效应（如长走线悬空、未覆铜区域过大）；
- 接入主控芯片（仅U1，其他器件不贴），上电运行最简固件（如只点亮LED），再次扫描。此时出现的尖峰，基本可归因于主控的晶振、PLL或内部开关电源；
- 逐步接入其他高速芯片（DDR颗粒、PHY芯片），每次接入后扫描，观察新增尖峰的频率和强度。
这个过程的价值在于，它剥离了所有滤波器件的影响，直接暴露PCB和芯片本体的辐射特性。我曾在一个项目中，裸板扫描就在2.4GHz频段发现一个-30dBm的尖峰，远超限值。排查发现，是Wi-Fi模块的RF馈线在PCB上走成了一个标准的λ/4天线（长度约31mm），且馈线旁没有任何地铜隔离。这个设计错误，在原理图和叠层审查中都难以发现，却在裸板扫描中无所遁形。
2.4 步骤四：关键节点电压/电流噪声注入测试（耗时：3-5小时）
这是最接近真实EMI场景的预测试。工具需要一个函数发生器（能输出方波，上升时间<1ns）、一个电流探头（如Tektronix TCP0030）、一台示波器。方法是：在关键噪声源（如主控的VDD引脚、DDR的VTT终端电阻输入端）注入一个可控的、宽带的噪声电流，模拟芯片内部开关动作。例如，用函数发生器输出一个100MHz方波，通过一个小电容（100pF）耦合到VDD引脚，然后用电流探头测量电源输入端的共模电流。如果共模电流在300MHz处出现明显谐振峰，就说明该电源路径存在谐振，且谐振点与RE超标点吻合。这种方法能定量评估不同滤波方案的效果——比如在VDD入口加一个100nF陶瓷电容，再测共模电流，看谐振峰是否被抑制、抑制了多少dB。它比单纯看原理图更直观，比等效电路仿真更真实。
3. 从超标频点反推源头：一套可落地的五步诊断法
正式EMC测试报告里，RE曲线上的每一个超标点，都是一个待解的密码。它的横坐标（频率）和纵坐标（幅度）共同编码了噪声源的物理特征。我的五步诊断法，就是一套标准化的“密码破译”流程，已在多个CE/RE失败项目中成功应用，平均将整改周期从3周缩短至5天以内。
3.1 第一步：频点归属判定——它是谁的谐波？
绝大多数超标频点，都不是基频，而是某个低频信号的整数倍谐波。首要任务是找出这个“基频母体”。公式很简单：f_sub = n × f_base，其中n为整数（通常取2,3,4...）。常见基频源包括：
- 晶振频率：25MHz、27MHz、40MHz等；
- 开关电源频率：100kHz、300kHz、500kHz、1MHz等；
- 高速数字信号速率：USB2.0的480MHz基频、PCIe Gen3的8GT/s对应4GHz基频、DDR3-1600的800MHz数据速率；
- 视频时序信号：HDMI的像素时钟（如74.25MHz）、LVDS的链路时钟（如1.2GHz）。
实操技巧：用计算器快速试算。比如超标点在640MHz，先除以2得320，再除以2得160，再除以2得80——80MHz是一个非常常见的视频时钟或DDR2时钟频率。再比如1240MHz，除以5得248，接近250MHz，而250MHz是很多FPGA内部PLL的常用输出频率。一旦锁定基频，就锁定了噪声源的大致位置。我处理过一个案例，RE在1800MHz超标，反复计算发现1800÷7=257.14，而257MHz正是该设备主控内部DDR PHY的校准时钟频率。后续聚焦检查DDR PHY的电源滤波和时钟布线，果然发现其VDDQ滤波电容距离过远，导致高频阻抗过高。
3.2 第二步：环路尺寸估算——它像多大的天线？
根据天线理论，一个导线形成的偶极子天线，其最强辐射发生在长度等于λ/4时。因此，超标频点对应的波长λ = c/f（c为光速，3×10⁸m/s），则有效辐射体长度L ≈ λ/4。这个L，就是你需要重点检查的物理尺寸。例如：
- 300MHz → λ=1m → L≈25cm：检查电源输入线、RJ45网线、HDMI线缆长度；
- 1GHz → λ=30cm → L≈7.5cm：检查PCB上长走线（如从主控到Flash的SPI线）、散热器固定螺丝间距；
- 3GHz → λ=10cm → L≈2.5cm：检查BGA封装内键合线、芯片引脚到PCB焊盘的stub长度。
注意：这里的“长度”不是直线距离，而是电流实际流经的路径长度。比如一条走线在PCB上绕了三个弯，总长15cm，但其回流路径在地平面上绕了更大的圈，那么有效环路周长可能是30cm。所以，必须同时审视信号路径和返回路径。
3.3 第三步：噪声类型识别——是差模还是共模？
差模噪声（DM）和共模噪声（CM）的辐射机制完全不同，整改策略也截然相反。区分方法有二：
- 用双通道示波器观察：将两个探头分别接在L/N线上（对AC电源），或D+/D-线上（对USB），观察波形相位。若两波形相位相反（180°），为差模；若同相，则为共模。
- 用近场探头定向扫描：差模辐射呈“偶极子”模式，磁场探头在走线正上方最强，向两侧迅速衰减；共模辐射呈“环形”模式，磁场探头在走线周围均匀分布，且在电缆屏蔽层外侧同样很强。
实操心得：90%以上的RE超标，根源是共模噪声。因为差模电流的辐射效率极低（两根线电流方向相反，磁场相互抵消），而共模电流在电缆上同向流动，形成高效天线。因此，当你发现超标点与某根外接电缆（网线、USB线）强相关时，几乎可以断定是共模问题。此时，整改重心必须放在“切断共模电流路径”上，而非增强差模滤波。
3.4 第四步：耦合路径追溯——噪声是怎么“溜出去”的？
找到基频和环路尺寸后，下一步是逆向追踪噪声从芯片内部，如何一步步耦合到辐射体上。这是一个典型的“寄生参数链”：
芯片内部开关节点 → 封装引脚寄生电感 → PCB走线寄生电感/电容 → 接口连接器 → 电缆屏蔽层 → 空间辐射。
关键检查点：
- 芯片封装：查看Datasheet中的“Package Inductance”参数，BGA封装通常为0.3-0.5nH/引脚，而QFP封装可达1-2nH/引脚。更高的电感，意味着更难控制的高频阻抗；
- PCB走线：用SI仿真工具（如HyperLynx）查看关键信号线的S参数，特别关注S21（插入损耗）在超标频点是否异常高，这暗示走线在此频率发生谐振；
- 接口滤波：检查共模电感的自谐振频率（SRF）。如果SRF低于超标频点，电感会呈现容性，完全失去滤波效果。一个常见错误是选用标称100MHz的共模电感，但其SRF只有80MHz，结果在100MHz处反而放大噪声。
3.5 第五步：源头器件定位——锁定“罪魁祸首”
最终，必须将问题定位到具体的器件或电路模块。方法是“分区供电+信号隔离”。例如，对一块主板，可临时断开DDR供电（VDDQ）、断开USB PHY供电、断开Wi-Fi模块供电，每次断开后进行RE扫描。如果断开某一路供电后，超标点消失或大幅衰减，就锁定该模块。更精细的做法是，在关键芯片的电源输入端串联一个0.1Ω的精密电阻，用示波器测量其两端电压，计算出流经该芯片的高频电流频谱。电流频谱的峰值，往往与RE超标点高度一致。我曾用此法在一个医疗设备项目中，发现超标点源于一个看似普通的运放电路。测量发现，该运放的电源电流在800MHz处有尖峰，追查原因是其反馈电阻采用了厚膜工艺，寄生电容高达0.5pF，在800MHz时形成谐振，将内部噪声放大后耦合到电源线上。
4. Layout阶段扼杀EMI：12个必须落地的设计守则
“扼杀在Layout阶段”的本质，是把EMC设计规则，转化为PCB设计软件中可执行、可检查、可追溯的具体操作。以下12条守则是我从上百个项目中提炼出的、经过量产验证的硬性要求，每一条都对应一个典型的EMI失效模式，且都有明确的实现方法和检查手段。
4.1 守则1：所有高速信号必须有连续、低阻抗的返回路径
这是EMI控制的基石。所谓“连续”，指信号线下方的地平面不能有任何分割、开槽或大面积挖空；所谓“低阻抗”，指地平面铜厚足够（≥1oz）、过孔连接充分（每1cm²至少1个地过孔）。实操中，我要求Layout工程师在完成布线后，用PCB软件的“Ground Plane Check”功能，对所有高速信号层进行全覆盖检查，报告中“地平面断裂”错误必须为零。对于必须跨分割的信号（如连接不同电源域的GPIO），强制要求添加“桥接电容”（0.1μF X7R），放置在分割边界两侧，为高频回流提供低阻抗路径。
4.2 守则2：电源平面分割必须遵循“域随信号走”原则
电源平面分割不是为了省钱，而是为了隔离噪声。错误做法是：将整个VCC平面用铜皮划分为VCC1、VCC2、VCC3三个区域，彼此绝缘。正确做法是：每个电源域的分割边界，必须与对应信号的布线区域严格对齐。例如，DDR3的VDDQ和VTT电源，其平面分割线应与DDR3数据总线的布线区域边缘重合，确保该区域内的所有信号，其返回电流都在同一电源/地平面上闭合。否则，信号跨域时，回流路径被迫穿越分割线，形成巨大环路。
4.3 守则3：时钟与高速信号禁止跨分割、禁止包地
这是新手最容易犯的错误。“包地”（即用GND铜皮包围信号线）在低频下可减少串扰，但在高频下，它会引入额外的寄生电容，改变信号阻抗，且包地铜皮本身可能成为辐射体。我要求所有时钟线、PCIe、USB、DDR走线，必须在单一参考平面上走线，两侧留出≥3W的净空（W为线宽），绝不允许任何铜皮靠近。对于必须绕开障碍物的走线，宁可增加层数，也不允许在中间层走线时上下方都是地平面——这会形成微带线，辐射更强。
4.4 守则4：所有对外接口必须设置“EMI防护区”
RJ45、USB、HDMI等接口，是EMI的“泄洪口”。必须在PCB上为其划定一个独立区域，区域内只允许放置接口芯片、共模电感、TVS、Y电容等防护器件，严禁其他信号线、电源线穿越。该区域的地平面必须独立，通过一个0Ω电阻或磁珠，单点连接到主系统地。我曾见过一个项目，USB接口的地平面与主系统地直接大面积连接，导致USB PHY的噪声直接污染整个地系统，整改时不得不在接口区地平面与主地之间加装一个10μH磁珠，才解决问题。
4.5 守则5：晶振电路必须“三明治”布局
晶振是高频噪声的“心脏起搏器”。其Layout必须满足：晶振本体、负载电容、主控芯片的XTAL引脚，三者构成一个紧密的三角形，边长≤5mm。晶振下方PCB必须铺满地铜，并用≥4个过孔连接到主地平面。最关键的是，晶振的两个引脚走线必须等长、等宽、紧贴地平面，且在其走线路径上，禁止任何其他信号线跨越。我坚持使用“晶振专用层”——在晶振下方的内层，专门铺一层地铜，只为此服务。
4.6 守则6：电源滤波电容必须“就近、多层、多值”
“就近”指电容焊盘到芯片VDD/VSS引脚的距离≤2mm；“多层”指在同一网络上，同时放置0.1μF（高频）、1μF（中频）、10μF（低频）三种容值的电容；“多值”指0.1μF电容必须选用0402封装（ESL更低），而非0603。检查方法：用PCB软件的“Component Clearance”功能，设置最小间距为2mm，检查所有电源电容是否满足。一个经典教训是：曾有一个项目，所有电容都满足“就近”，但0.1μF电容用了0603封装，其ESL比0402高50%，导致在500MHz频点滤波效果差10dB。
4.7 守则7：所有BGA器件下方必须100%覆铜并打满地过孔
BGA封装下隐藏着数十个电源和地引脚，是噪声耦合的温床。要求：BGA焊盘阵列下方的每一格，都必须有地过孔，过孔直径≥0.3mm，间距≤1mm。地铜必须100%覆盖，不得有任何挖空。我曾用热成像仪拍摄一个BGA芯片工作时的温度分布，发现地过孔密度不足的区域，温度比密集区域高15℃，这直接证明了回流路径不畅导致的焦耳热。
4.8 守则8：差分对必须严格等长、等距、内层走线
AD15 layout差分对内走线等长是基础，但更重要的是“等距”和“内层”。差分线间距（S）必须恒定，且S/W（线宽）比值控制在1.5-2.0之间，以保证阻抗稳定。必须走内层（如Layer2或Layer3），因为表层走线易受空气介电常数影响，且无法保证参考平面连续。检查工具：用PCB软件的“Differential Pair Length Tuning”功能自动调等长，并用“Cross Section”工具检查阻抗剖面是否平滑。
4.9 守则9：所有未使用引脚必须明确接地或悬空，禁止浮空
浮空引脚是隐藏的天线。对于MCU、FPGA的未用IO，必须在原理图上明确标注“NC”（No Connect）或“GND”，并在PCB上按标注处理。绝对禁止原理图不标、PCB也不处理。我遇到过一个案例，一个FPGA的未用配置引脚浮空，在2.4GHz频段形成谐振，辐射强度足以干扰附近的Wi-Fi模块。
4.10 守则10：散热器必须通过低感抗方式连接到地
散热器是大型金属体，极易成为辐射天线。必须用导电泡棉或铜箔，将其与PCB上的地平面直接连接，连接点不少于3处，且每处连接的导线长度≤5mm。禁止使用长螺丝单独固定——螺丝电感会形成LC谐振。实测数据：一个铝散热器，仅用一颗M3螺丝固定，其在900MHz处的辐射比用导电泡棉四点连接时高22dB。
4.11 守则11：PCB板边必须保留≥5mm的完整地铜边框
板边是高频电流的“溢出口”。如果板边没有地铜，电流会沿着PCB边缘的铜箔爬行，形成环形天线。要求：所有PCB的外形轮廓内侧，必须有一圈宽度≥5mm的地铜，且每隔10mm打一个地过孔连接到内层地平面。这个边框，是成本最低、效果最显著的EMI抑制措施之一。
4.12 守则12：所有设计必须生成“EMC Design Review Report”
这不是形式主义。报告必须包含：1）叠层结构图，标注每层材料、厚度、铜厚；2）关键高速信号的回流路径截图；3）所有电源域的分割图；4）接口防护区的布局图；5）BGA下方地过孔密度统计表。这份报告，是设计移交的必备文档，也是后续EMC问题溯源的唯一依据。我坚持，没有这份报告签字，PCB不能进入生产流程。
5. 整改实战：一个CE RE失败项目的全周期复盘
去年接手一个工业HMI面板项目，客户已拿到CE测试报告，RE在150MHz、450MHz、900MHz三个频点超标，限值为40dBμV/m，实测值分别为48、52、46dBμV/m。项目已进入量产爬坡阶段，时间窗口只剩10天。按照常规流程，重新Layout周期至少4周。我们启动了“预测试+反推源头”组合拳，全过程记录如下：
5.1 Day1：解读测试报告与初步反推
测试报告附有RE扫描图和测试照片。首先，150MHz点，计算150×2=300，150×3=450，150×6=900——三个点竟然是同一基频的谐波！这强烈暗示，噪声源是一个150MHz左右的信号。查阅原理图，主控芯片内部有一个150MHz的USB PHY时钟，但该时钟并未输出到外部，理论上不应辐射。再查，发现HMI面板的LCD接口采用LVDS，其链路时钟为135MHz，接近150MHz。135×3=405，135×7=945，与450、900虽有偏差，但仍在谐波容差范围内。锁定目标：LVDS发送器（主控）和接收器（LCD驱动板）。
5.2 Day2：现场近场扫描与路径验证
携带近场探头和频谱仪赴客户工厂。在HMI面板通电状态下，沿LVDS线缆（一根15cm长的FFC排线）扫描，发现在450MHz处磁场强度达-15dBm，远高于其他区域。将探头移至主控板LVDS发送端芯片（一颗TI的DS90C387）的VDD引脚附近，同样捕获到-20dBm信号。再移至LCD驱动板的接收端芯片（DS90C388）的GND引脚，信号强度为-18dBm。这证实了噪声路径：主控芯片→LVDS发送器→FFC排线→LCD驱动板→空间辐射。
5.3 Day3：裸板测试与器件级隔离
取回一块未贴片的主控板，接入主控芯片，运行最小系统。裸板扫描在450MHz无异常。接入DS90C387后，450MHz出现-25dBm尖峰。断开DS90C387的LVDS输出（拔掉FFC排线），尖峰消失。这确认DS90C387是源头。进一步，测量其VDD引脚的电源噪声频谱，发现450MHz处有-30dBm的尖峰，而输入电源（3.3V）在此频点平坦。问题指向DS90C387自身的电源滤波。
5.4 Day4：滤波方案设计与仿真
DS90C387的VDD引脚旁，原设计只有一颗0.1μF电容（0603封装）。根据守则6，需增加多值滤波。方案：在现有0.1μF旁，并联一颗1μF（0402）和一颗10μF（0805）。但10μF电容的ESL较高，可能在450MHz无效。用HyperLynx仿真其阻抗曲线，发现1μF电容在450MHz处阻抗已升至2Ω，而0.1μF（0402）仍为0.1Ω。决定放弃10μF，改为两颗0.1μF（0402）并联，并将其中一颗移到芯片VDD引脚正下方，焊盘到引脚距离压缩至0.8mm。
5.5 Day5：PCB修改与快速打样
修改Gerber：1）在DS90C387的VDD焊盘旁，增加一个0402电容焊盘；2）将原有0.1μF电容更换为0402封装；3）在LVDS差分对走线旁，增加两条地线（各宽0.15mm），与差分线等长，作为屏蔽。联系板厂，利用其“48小时加急”服务，制作5块修改板。
5.6 Day6-7：修改板测试与迭代
收到修改板，贴片后测试。第一轮：仅增加一颗0402电容，450MHz峰值降为45dBμV/m，仍超限。第二轮：将两颗0.1μF电容均置于芯片正下方，峰值降至41.5dBμV/m，勉强达标。第三轮：增加两条地线屏蔽，峰值进一步降至39.2dBμV/m，完全合格。同时，150MHz和900MHz点也同步衰减，验证了谐波关系。
5.7 Day8-9：量产导入与设计固化
将最终Gerber文件和BOM更新包发给客户。同步输出《EMC Design Review Report》更新版，重点修订了LVDS接口的Layout规范：1）发送端电源滤波必须双0402电容；2）差分对必须配对地线屏蔽；3）FFC排线长度不得超过12cm。客户在Day10完成小批量验证，顺利通过第三方复测。
这个案例的启示在于：EMC整改不是技术竞赛，而是工程管理。它要求你有清晰的诊断逻辑（反推）、可靠的验证手段（预测试）、果断的决策能力（舍弃旧方案）、以及强大的供应链协同（快速打样）。而这一切的前提，是把EMC意识，深植于Layout阶段的每一个设计决策中。当我看到那两颗小小的0402电容，如何将一个濒临失败的项目拉回正轨时，我更加确信：真正的EMC高手，不是最会焊滤波器的人，而是最懂如何让滤波器根本不需要存在的人。
