做FPGA硬件这件事，最容易被劝退的往往是第一个“完整系统”的搭建过程。主控选型、电源树怎么搭、Flash怎么配、IO怎么驱动负载，每一步都卡住新手。这篇文章我想用XC7A50T这颗Artix-7芯片，把一台低成本LED控制器的完整做出来，从硬件电路设计到FPGA逻辑实现，再到实际调试和踩坑记录，一次讲透。整个过程会附带完整的电路连接和引脚定义，后面可以直接照着抄。先给结论：XC7A50T做LED控制器，资源完全够用，成本能压到很低的水平，而且预留了相当大的扩展空间，非常适合作为FPGA入门的第一个整机项目。
1. 方案选型与整体设计思路
1.1 为什么选XC7A50T而不是单片机或专用驱动IC
LED控制器这个需求，市面上其实有三类主流方案。第一类是STM32这类MCU，做简单跑马灯、呼吸灯没问题，但一旦通道数多起来、刷新率要求高，MCU的定时器资源和中断开销很快就不够用了。第二类是TLC5940、IS31FL3731这类专用LED驱动芯片，它们解决恒流和灰度控制很专业，但协议固定、通道扩展靠级联，灵活性差。第三类就是FPGA，用并行逻辑去控制几十路甚至上百路LED，时序全部由硬件决定，可控性最强。
XC7A50T属于Xilinx Artix-7系列，定位是低成本、低功耗、高性能逻辑。它的核心资源大概是5万多个逻辑单元、75个DSP Slice、270个可用IO（FTG256封装下），还有足够的Block RAM。这个规格去驱动一个16x16 RGB点阵、或者几十路单色LED，完全绰绰有余，逻辑资源利用率通常连四分之一都不到。价格方面，单颗芯片在国际市场和国内现货渠道大约在几十到一百多元人民币的区间，比同门Zynq或者Kintex便宜一大截，做样品和验证非常划算。
有人会问，FPGA做LED控制是不是杀鸡用牛刀？我的看法是，如果只是点亮十几个灯，那确实没必要。但如果你想实现PWM灰度调光、Gamma校正、多路扫描刷新、UART指令下发、甚至以后接摄像头做图像处理，FPGA的优势就体现出来了——所有模块并行工作，互不抢资源。而且对于FPGA新手来说，从“点亮一颗LED”开始，到“用状态机驱动RGB矩阵”，是一个完整的学习闭环，比单独跑一个开发板例程有营养得多。
1.2 系统整体组成与功能规划
这次设计的LED控制器，目标功能定义如下：
- 驱动一个16x16 RGB全彩点阵屏，红绿蓝三色各8bit灰度，支持PWM调光；
- 通过UART接收上位机下发的显示数据，格式自定义，方便扩展；
- 板载独立按键，可以切换显示模式和亮度等级；
- 预留LED行列扩展接口，方便后续级联或替换不同规格点阵屏。
整体系统的硬件组成包括五个部分：
- FPGA最小系统，包含XC7A50T芯片、电源电路、时钟电路、JTAG下载接口和QSPI Flash配置电路；
- LED驱动电路，包含扫描行驱动、列数据驱动和限流电阻网络；
- UART电平转换电路，用于和PC串口通信；
- 按键输入与LED指示灯，用于人机交互和状态显示；
- 电源输入接口和各级电源转换电路。
系统数据链路大致是：上位机通过串口把要显示的图像或文字数据发给FPGA，FPGA内部经过UART接收、指令解析、帧缓存处理后，通过扫描控制逻辑和PWM灰度发生器输出到LED驱动电路，最终点亮对应的LED。这个链路和商业LED显示屏的控制原理相似，只是规模和性能指标有所取舍。
1.3 为什么这种架构更适合新手学习
我见过不少新手一上来就拿着开发板跑官方例程，跑通了似懂非懂，换一块板子就抓瞎。这次自己从原理图开始搭建，有几点好处：第一，电源、时钟、复位这些“最小系统”概念变成了实物，能直观感受到为什么需要去耦电容、为什么时钟要接专用引脚；第二，LED驱动电路要把FPGA的IO口和实际负载联系起来，你会理解IO驱动能力和外设电路的关系；第三，整个系统分模块实现，从UART接收模块到扫描PWM模块，前后依赖清晰，特别适合锻炼模块化设计思维。
架构上我把整个设计分成三个层次：底层是硬件电路，提供稳定的供电、时钟和下载调试通道；中间层是FPGA基础模块，包括时钟管理、复位同步、UART收发、PWM生成；上层是应用逻辑，比如显示帧缓冲、扫描状态机和指令解析。这样分层以后，任何一个部分出了问题，都能快速定位，不会一改全崩。
2. 硬件电路设计与原理图要点
2.1 FPGA最小系统：电源、时钟、配置电路
XC7A50T正常工作需要三路核心电源：VCCINT（内核逻辑电压）1.0V、VCCBRAM（Block RAM电压）1.0V、VCCAUX（辅助电压）1.8V，外加各个Bank的VCCO（IO电压）。为了简化设计和降低成本，这次方案把VCCINT和VCCBRAM合并为一路1.0V供电，VCCAUX独立1.8V，Bank 0和Bank 14、15、16的VCCO全部都接3.3V，因为外围芯片和LED驱动逻辑都工作在3.3V。
电源树设计上，系统输入采用12V DC电源，第一级降压到5V，再分别生成1.0V、1.8V和3.3V。12V转5V用MP1584这类DC-DC芯片，效率高，电流可以支持到2A以上；5V转3.3V用AMS1117-3.3线性稳压，用于IO和外围逻辑；5V转1.0V和1.8V则用两路低压差LDO，比如AMS1117-ADJ搭配电阻分压，或者直接用固定输出型号。这里要特别注意，1.0V内核电流在FPGA全速工作时可能达到1A以上，LDO压差大、发热厉害，如果预算允许，最好把1.0V也用DC-DC来实现。
时钟电路选择了一颗50MHz有源晶振，输出直接连接到FPGA的MRCC（主时钟）引脚。Artix-7内部有MMCM（混合模式时钟管理器），可以很方便地把50MHz倍频到任意内部时钟，比如LED扫描逻辑需要100MHz，UART需要某个波特率对应的时钟，都可以从MMCM分配出来，不需要外部晶振频繁更换。
配置电路方面，XC7A50T支持JTAG、QSPI Flash、SD卡等多种配置方式。这里选择使用一颗W25Q16 SPI NOR Flash，容量16Mbit，足以存下整个bitstream。JTAG接口不仅用于下载调试，还可以直接通过Vivado的Hardware Manager烧写Flash。启动模式通过M[2:0]引脚配置为QSPI模式即可。经验上，JTAG接口的四根线TCK、TMS、TDI、TDO上最好串联33Ω电阻，靠近FPGA引脚放置，能有效抑制信号反射和下载失败的问题。
2.2 LED驱动电路：扫描刷新、限流与灰度实现
16x16 RGB点阵共有256个像素点，每个像素点包含红绿蓝三颗LED，也就是768个LED。如果直接用FPGA引出去控制768路，根本不可能，引脚数量不允许。常规做法是行列扫描：16行做行选，48列做RGB数据（每行16个像素×3色），这样总共只需要16+48=64个IO口。任何时候只点亮一行，轮流点亮16行，利用人眼视觉暂留形成整屏显示。
行驱动电路必须用达林顿管或者ULN2803这类大电流驱动芯片。FPGA的IO灌电流一般只有几毫安到十几毫安，直接驱动LED时，如果是高电平点亮，IO要作为电流源，能力非常弱；即使低电平灌电流，单路也撑不起整行LED需要的电流。以单色LED电流15mA计算，一行16个像素×3色全亮时，行电流可能达到720mA，所以行驱动必须外扩。ULN2803内部就是达林顿对管，灌电流能力达到500mA每路，内部还带有续流二极管，驱动LED行选这种感性或者大电流负载特别合适。注意达林顿管的饱和压降一般是0.9V到1.1V，计算限流电阻时要留出这部分的压降。
列驱动则是把FPGA发出的RGB数据信号通过限流电阻送到每列的LED阴极（低电平点亮方式）。如果选择低电平点亮，那么整列LED的电流从电源经LED、经限流电阻、再经FPGA或驱动芯片内部流到地。这里要注意，FPGA的IO作为灌电流输入时，多个引脚同时灌电流，总电流不能超过每个Bank的电流上限。所以更稳妥的做法是列方向也用74HC595之类的移位寄存器扩展，或者干脆用专用的恒流LED驱动芯片。低成本的妥协方案是，在FPGA和LED列之间加一颗SN74LV245总线缓冲器，增强灌电流能力。
限流电阻的计算方式很直接：以红LED压降2.0V、驱动电压5V、目标电流15mA为例，考虑ULN2803压降约1V，限流电阻上的压降是5-2-1=2V，阻值就是2V/15mA≈133Ω，取标准值150Ω，实际电流约13.3mA，完全够用。绿蓝LED压降会高一些，约3.0V到3.3V，阻值要相应调整。这个计算看起来简单，但很多人都栽在没算上路驱动器压降，导致电流偏大、LED寿命缩短。
2.3 接口与调试电路：UART、按键、JTAG
UART通信是FPGA和PC交互最方便的接口之一。XC7A50T的IO是3.3V电平，PC串口通常是RS232电平（±12V）或者USB直接转TTL，所以需要一颗USB转UART芯片。CH340G或者CP2102都可以，我用CP2102比较多，驱动稳定，MAC和Windows下都免驱或者驱动简单。UART_TX和UART_RX连接到FPGA的普通IO口即可，注意交叉连接，FPGA的TX接芯片的RXD，FPGA的RX接芯片的TXD。
按键电路建议加上RC滤波，比如10kΩ上拉到3.3V，按键按下接地，并联0.1μF电容。虽然FPGA内部可以做消抖，但硬件RC可以先滤掉大部分高频抖动，软件逻辑再做一个几十毫秒的延时消抖，效果最好。
JTAG接口是调试的生命线，非常重要。标准Xilinx下载器接口是2x5的10pin排针，引脚定义固定，1脚VTREF接3.3V，2脚GND，3脚TCK，5脚TDO，7脚TDI，9脚TMS。这个接口务必串电阻，并且不要让走线过长，否则高频下载时序容易出错。
另外，板子上一定要留出至少一个用户LED和系统复位按键。用户LED直接接FPGA引脚，通过330Ω电阻接地或接3.3V，用来指示程序运行状态；复位按键的用法后面会重点讲，亚稳态问题就出在复位电路上。
2.4 引脚分配与电路连接定义
我把自己这次实验用的引脚分配贴在下面，Vivado约束文件可以直接照抄。FTG256封装下的引脚名称仅供参考，不同封装的Bank和引脚名可能不同，但逻辑定义一致。
| 信号名 | FPGA引脚 | 方向 | 说明 |
|---|---|---|---|
| SYS_CLK | E3 | 输入 | 50MHz全局时钟 |
| SYS_RESET_N | B4 | 输入 | 按键复位，低有效 |
| UART_TX | A2 | 输出 | FPGA发送给PC |
| UART_RX | B2 | 输入 | PC发往FPGA |
| LED_RUN | C3 | 输出 | 状态指示灯 |
| LED_ROW0~ROW15 | D3,D4,D5,D6,E5,E6,F5,F6,G6,G5,H6,H5,J5,J4,J3,J2 | 输出 | 行选到ULN2803输入 |
| LED_R0~R15 | K5,K6,L6,L5,M6,M5,N6,N5,P5,P6,P4,R4,R5,R6,T5,T6 | 输出 | 红色列数据 |
| LED_G0~G15 | T4,T3,R3,R2,P2,P3,N2,N3,M2,M3,L2,L3,K2,K3,K4,J6 | 输出 | 绿色列数据 |
| LED_B0~B15 | J1,H1,H2,G1,G2,F1,F2,E1,E2,D1,D2,C1,C2,B1,A1,A3 | 输出 | 蓝色列数据 |
| QSPI_CS_N | K1 | 输出 | Flash片选 |
| QSPI_CLK | L1 | 输出 | Flash时钟 |
| QSPI_DQ0~DQ3 | M1,N1,P1,R1 | 双向 | Flash数据线 |
这个分配表把16行、48列分开排列，主要考虑是布线尽量规则，行信号集中在一侧，列信号按RGB分组，方便PCB绘制时走线不交叉。
3. FPGA逻辑设计与核心模块实现
3.1 时钟与复位处理：别让亚稳态毁掉整个系统
FPGA逻辑设计里，时钟和复位是整个系统的“地基”。时钟方面，我用MMCM把50MHz输入时钟倍频到100MHz作为系统主时钟，再通过BUFG送入全局时钟网络。这里有个关键点：每个时钟域内的信号，绝对不允许直接连到另一个时钟域的寄存器上，除非经过同步处理。本设计用单时钟域，暂时避开跨时钟域问题，但UART模块里会产生一个波特率分频的使能信号，其实已经是一种简化版的多时钟处理。
复位信号是最容易被忽视的坑。很多例程直接写成“异步复位”，开发板能跑，但放到正式项目中就是隐患。如果复位撤除沿刚好接近时钟上升沿，触发器的异步复位端可能进入亚稳态，导致寄存器输出不确定，系统随机死机。我采用的是“异步复位、同步释放”的标准做法，先经过两级同步寄存器，再把同步后的复位信号送给所有模块。
// 异步复位同步释放 reg [1:0] rst_sync; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin rst_sync <= 2'b0; end else begin rst_sync <= {rst_sync[0], 1'b1}; end end wire sys_rst_n = rst_sync[1];这个代码看似简单，原理值得想明白：外部复位rst_n的异步沿触发第一级寄存器复位，但第二级寄存器输出由时钟控制，所以系统复位信号sys_rst_n的释放沿永远来自时钟域的同步逻辑，不会再出现亚稳态。凡是涉及复位信号的FPGA设计，都应该按这个思路处理。
3.2 UART接收模块：从串口波形到有效数据
UART接收是排查问题时最重要的调试通道之一。我实现了一个最简单但完整的UART RX模块，支持9600波特率、8N1格式。设计思路很经典：用系统时钟计数产生波特率分频，然后在每一位的中点采样。
波特率分频的计数目标值就是系统时钟频率除以波特率。100MHz/9600≈10416个时钟周期，对应每一位的时间。为了采样稳定，我在起始位下降沿之后延迟半个位时间，再对每一位做三次采样，多数表决后作为该位的值。这样能有效避免线缆上的毛刺导致误码。
parameter BAUD_CNT_MAX = 10416; reg [13:0] clk_cnt; reg rx_d1, rx_d2, rx_baud; reg [3:0] bit_cnt; reg [7:0] rx_data_tmp; reg RxDone; always @(posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin clk_cnt <= 0; rx_baud <= 0; end else if (clk_cnt == BAUD_CNT_MAX - 1) begin clk_cnt <= 0; rx_baud <= 1; end else begin clk_cnt <= clk_cnt + 1'b1; rx_baud <= 0; end end always @(posedge clk or negedge sys_rst_n) begin if (!sys_rst_n) begin rx_d1 <= 1'b1; rx_d2 <= 1'b1; end else begin rx_d1 <= rxd; rx_d2 <= rx_d1; end end这个模块我用Testbench做过仿真，重点验证了起始位下降沿检测、中间采样点和停止位检查。仿真波形里能非常直观地看到rxd信号进入模块后，经过二级同步变成rx_d2，再由波特率使能信号控制在正确的时间点采数。这正好是一个标准的uart_rx接收仿真流程，强烈建议新手在写任何通信模块时都建一个仿真工程，先看波形再上板，能省一大半调试时间。
3.3 PWM灰度发生器与亮度控制
LED灰度控制的核心是PWM。对于8bit灰度，一个像素的亮度值在0到255之间，通过调节每个刷新周期内LED点亮时间的占空比来实现。最简单的做法是设置一个8bit计数器，每个LED通道用比较器判断当前计数是否小于灰度值，输出高电平点亮。
但16x16 RGB点阵有48路通道，如果每个通道一个独立PWM计数器，资源也还好，但更聪明的做法是利用FPGA的并行特性，做一个共享的PWM计数器，48路并行比较。这样所有通道的时间基准完全一致，亮度之间不会出现相位漂移。我的比较逻辑简化如下：
always @(posedge clk) begin if (pwm_cnt < gray_r[0]) led_r_tmp[0] <= 1'b1; else led_r_tmp[0] <= 1'b0; // 其余47路同理 end实际产品里会加入Gamma校正，把灰度值查表映射成非线性的PWM占空比，以适应人眼对暗部变化更敏感的特性。但这部分不是新手阶段的核心，可以先不做。亮度调节则可以做在显示帧数据的顶层：用一个可配置寄存器作为全局亮度系数，对灰度值做乘法或者位压缩。
这里顺便提一下定时，PWM频率不要低于1kHz，否则会看到明显闪烁。刷新一帧16行，按常规扫描，需要保证每行在PWM周期内被点亮多次。我建议的架构是：PWM计数器跑在100kHz左右，行扫描状态机每行停留时间一致，这样视觉上整屏亮度均匀。
3.4 行扫描与帧缓冲设计
行扫描逻辑就是一个16状态的状态机，每切换一个状态，把当前行的数据同时输出到48位列线。帧缓冲用Block RAM实现，存储量是16行x16列x3色x8bit=6144bit，不到1KB，XC7A50T内置的BRAM可以轻松容纳。我用双端口RAM，一个端口由UART写模块写入上位机数据，另一个端口由扫描状态机读取输出。
这个双端口设计要特别说清楚，否则新手容易写成单端口然后遇到数据冲突。写端口和读端口各自拥有独立的地址和数据线，写端口工作在和UART接收逻辑相关的时钟域，读端口工作在扫描刷新逻辑的时钟域，两个端口互不干扰。这里虽然两个端口实际共用同一个系统时钟，但从逻辑上已经完成了“生产者和消费者分离”的架构，后续如果上位机数据速率提高，或者要支持更多数据源，只需要把写端口换成独立时钟域，再加一个异步FIFO就能升级，改动量非常小。
扫描状态机的核心逻辑就是一个“行地址递增”循环。一帧结束后回到第0行，同时可以输出一个帧同步信号，用来控制全局亮度或者做动态效果。如果后续要加图像滚动，直接在行地址上做偏移即可，非常灵活。
4. 实操过程与调试记录
4.1 Vivado工程搭建与器件选择
我用的是Vivado 2021.2版本，创建工程时选择器件型号XC7A50T-1FTG256C。如果你手头是其他Artix-7封装，逻辑代码基本不用改，只需要更新引脚约束文件。
工程创建完以后，第一件事不是写代码，而是先建好文件目录：src文件夹放RTL源码，sim文件夹放仿真文件，xdc文件夹放约束文件，ip文件夹放MMCM等IP核。工程管理规范一点，后面版本回溯会省很多事。
MMCM IP核可以通过Vivado的IP Catalog直接配置，输入50MHz，输出100MHz，类型选单端时钟。IP核生成代码后，在顶层例化即可。要注意的是，MMCM的锁定信号locked必须连接到复位逻辑里，作为系统复位有效条件的一部分，否则FPGA在时钟没锁定时就开始跑逻辑，状态不可控。
4.2 引脚约束与时序约束
XDC约束文件里主要做两件事：引脚位置约束和时钟时序约束。引脚约束按照前面表格一一对应，例如：
set_property PACKAGE_PIN E3 [get_ports SYS_CLK] set_property IOSTANDARD LVCMOS33 [get_ports SYS_CLK] set_property PACKAGE_PIN A2 [get_ports UART_TX] set_property IOSTANDARD LVCMOS33 [get_ports UART_TX]时钟约束是新手容易漏掉的。如果缺失时钟约束，Vivado的综合工具无法知道时钟频率，静态时序分析全是警告，后续布局布线也可能出现时序违例。正确的写法：
create_clock -period 20.000 [get_ports SYS_CLK] set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets SYS_CLK_IBUF]第一行告诉工具50MHz主时钟周期20ns，第二行是在某些情况下解除全局时钟引脚限制的选项，正常情况下不需要，但如果布局布线时报错说时钟走线不合法，就可以尝试这个设置。
4.3 综合、仿真、上板三步走
上板前我强烈建议先跑完整仿真。按照前面的架构，仿真顺序是：先仿UART RX模块，输入一串模拟串口波形，确认rx_data和rx_done正确；再仿PWM模块，确认占空比随灰度值变化；最后做顶层仿真，把UART写入和扫描输出连起来，看一组数据写进BRAM后，能不能从列输出端口上按行读到。
仿真通过后，综合并生成比特流，这一步如果报时序错误，回头检查XDC约束。第一次上板调试时，不要直接下载整个工程，我习惯分三步验证硬件：
- 只下载一个点亮用户LED的模块，确认FPGA能正常配置、JTAG链路OK；
- 下载PWM呼吸灯程序，确认时钟和复位正常，LED手动验证输出引脚和电路连接；
- 下载完整工程，再延伸调试UART和扫描显示。
这个流程每一步的“成功率”都很高，出问题能快速定位到是硬件电路还是逻辑代码。我曾经偷懒跳过第二步直接上完整工程，结果LED状态灯正常但点阵不亮，检查了半天才发现是行驱动ULN2803的某一路输入虚焊，如果当时每一步单独验证，早就发现了。
4.4 用ILA抓内部信号定位问题
FPGA调试还有一个利器，就是Vivado的集成逻辑分析仪ILA。在综合前给UART_RX接收完成信号、扫描行地址、PWM比较输出这几个关键信号插入ILA探针，重新综合下载后，就能在Hardware Manager里实时观察内部信号波形。这个功能和示波器看引脚不一样，它直接抓FPGA内部寄存器状态，很多外部看不出问题的逻辑bug全靠它定位。
比如有一次我收到的UART数据总是错位，外部用示波器看RX引脚波形完全正常，插上ILA后才发现是波特率分频计数器的位数不够，计数器溢出导致采样点乱跳。这种问题如果不看内部信号，真的会排查好几个小时。
5. 常见问题排查与避坑经验
5.1 电源纹波大导致LED跳动或逻辑复位
LED高频扫描时，瞬间电流很大，如果电源去耦不到位，3.3V和1.0V电源轨上会出现明显纹波，轻则LED亮度抖动，重则FPGA逻辑运行异常、频繁复位。解决方案是在每个电源引脚周围放0.1μF陶瓷电容，在板级电源输入端放10μF钽电容或陶瓷电容组合。另外，LED扫描和FPGA逻辑最好使用不同的电源网络，至少也要在PCB布局时把LED驱动部分地平面和FPGA部分地平面分隔开，单点连接，防止大电流回灌到数字地。
5.2 LED亮度不均或发热异常：IO驱动能力不足
FPGA IO直接驱动LED看起来能亮，但驱动能力有限，尤其在扫描方式下，多路同时点亮时IO输出电流会明显下降。表现是亮度不均匀，或者发光颜色不纯。此时必须通过ULN2803或者SN74LV245这类驱动芯片扩展。注意使用达林顿管时，由于达林顿结构本身压降较大，限流电阻的取值要重新计算，否则LED实际电流比预期小很多。我用ULN2803遭遇过一次“全屏亮度发暗”的问题，一开始还以为是PWM占空比设错了，测电以后才发现是压降吃掉约1V，整行LED亮度下降了将近一半。
5.3 上电后程序不运行：复位与时钟问题
上电后FPGA配置成功，但逻辑不动作，先从复位查起。如果外部复位是低有效，检查复位按键是否默认拉高；再看MMCM的locked信号是否接入复位逻辑。还有一种非常隐蔽的问题，是复位信号在多个模块中被不同逻辑处理，导致有些模块复位有效时间不一致，系统状态互相等待死锁。统一使用一个同步复位信号，全部模块都接到同一个信号上，能避免大量诡异问题。
5.4 掉电丢失与QSPI启动配置失败
JTAG下载的bit文件只存在于SRAM中，掉电即失。要固化到Flash里，需要在Hardware Manager里右键FPGA器件，选择Add Configuration Memory Device，选择对应的W25Q16型号，烧写。烧写完成后把启动模式引脚M[2:0]拨到QSPI模式，重新上电即可从Flash加载。如果上电后启动失败，检查MODE引脚电平是否确实按QSPI模式配置，以及Flash的片选引脚有没有被其他外设占用。这类“fpga实现qspi”配置问题，很多都出在硬件接线，而不是flash芯片本身。
5.5 故障排查速查表
| 现象 | 可能原因 | 排查/解决方案 |
|---|---|---|
| 上板后所有LED不亮 | 电源、复位、时钟异常 | 检查电压是否正常，MMCM locked信号，复位是否有效 |
| 单色不亮 | 对应列驱动或限流电阻虚焊 | 万用表测LED两端电压，查对应IO引脚输出 |
| 整行不亮 | 行驱动对应通道损坏 | 更换ULN2803通道或查行选信号 |
| 显示闪烁严重 | PWM频率过低或扫描帧率不足 | 提高主时钟，调整行停留时间，降低单帧灰度位数 |
| UART乱码 | 波特率不匹配、采样点偏移 | 重新核对分频参数，用ILA观察接收端口采样点 |
| Aur9 下载失败 | JTAG引脚接触不良、电平不匹配 | 检查JTAG上拉电阻和串阻，确认VCCO电压 |
| 掉电不保存 | Flash未烧写或启动模式错误 | 烧写mcs文件，检查MODE引脚配置 |
5.6 给新手的几条实践建议
备料阶段，不要一次焊完所有电路。先把FPGA最小系统焊好，下载点灯程序跑通，再焊LED驱动和UART部分。这样即便出了问题，排查范围也小得多。PCB打样时尽量选沉金工艺，虽然贵一点，但焊接良率高不少，尤其是FTG256这种较大封装的QFP芯片。
做LED驱动板的焊接，先焊电源部分，再焊FPGA，最后焊连接器和LED矩阵。焊接完用万用表测量电源对地阻抗，确保没有短路再上电。上电后第一件事是摸芯片温度，如果明显发烫，立刻断电排查，很可能电源接反或者有短路。
调试顺序建议从“最小闭环”开始：先用板载LED做跑马灯，再做到PWM呼吸灯，然后接LED点阵做扫描显示，最后才是UART下发数据。每增加一个功能，都单独验证。这个节奏可能看起来慢，但整体开发效率反而是最高的。我见过太多新手一上来就想把所有功能一次调通，结果出问题时根本不知道是硬件问题、代码问题还是通信问题，花的时间比分步验证多得多。
最后再分享一点个人体会：FPGA项目和单片机项目最大的不同在于，FPGA的“调试思路”是并行的。你用ILA观察内部信号时，能同时看到几十个信号的实时状态，这个能力一旦掌握，调试复杂逻辑会变得非常爽。而掌握这个能力最好的方式，就是像今天的LED控制器一样，亲手把从硬件到逻辑、从仿真到上板的每一个环节走一遍。这个项目做完以后，UART、PWM、状态机、BRAM、复位同步这些基本功都能打通，后面再做图像处理或者高速接口，很多思路都是相通的。
