MLCC这种小东西，看起来就是个方块贴片，但跑到HFSS里建模的时候，能把你折腾到怀疑人生。我见过太多工程师拿着厂家的S参数模型直接扔进链路仿真，结果眼图张开度差得离谱，最后查来查去发现是模型本身没吃透。这篇文章我就用AC耦合电容作为具体场景，从MLCC的内部物理结构讲起，一步步演示怎么在HFSS里搭出一个全波仿真模型，而不是只会抄数据手册里的默认值。
整个内容的适用范围很明确：做高速数字链路、SerDes接口、PCIe/DDR/USB这类信号完整性仿真的硬件工程师或仿真工程师。你不需要是电磁场理论专家，但最好对HFSS的基本操作有点概念，哪怕只是能打开软件设置个工程，剩下的跟着我做就行。我会把每一步为什么要这么做讲清楚，这样才能在模型出问题的时候自己定位，而不是换个参数碰运气。
1. 先搞懂MLCC的内部结构：模型靠不靠谱，一半藏在这颗小器件里
很多做信号完整性的人，脑子里对MLCC的印象就是一个并联的RLC等效电路。厂家提供了SPICE模型，那就直接用；没提供，那就用额定容值配个0.5nH的寄生电感，然后接着往下做。这种做法在低频段确实够用，但到了10GHz以上，哪怕封装尺寸只有0402，内部的分布效应也会让等效参数剧烈变化。所以第一步，得知道MLCC内部到底长了什么样子。
1.1 从物理结构看寄生电感是怎么冒出来的
MLCC，全称是Multi-Layer Ceramic Capacitor，多层陶瓷电容。名字里最关键的两个字是“多层”。它内部不是一块简单的平板电容，而是由数十上百层极薄的陶瓷介质和金属电极交替叠压在一起，再经过高温烧结形成的烧结体。以常见的X7R或者NP0/C0G介质为例，单层介质厚度可以做到1到2微米，等效介电常数从几百到几千不等，所以才能在很小的体积内堆出很大的容值。
内部电极的结构才是理解寄生电感的关键。每一层电极都不是完整覆盖整个介质层的，而是设计成交错的形状：奇数层的电极连接到器件的一端端电极，偶数层的电极连接到另一端，中间留出特定的重叠区域用来形成有效电容。也就是说，电流并不是像教科书里画的那样垂直穿过整个电容体，而是从一端端电极进入后，沿着某一层内电极横向流动，穿过介质耦合到相邻层，再横向流回另一端端电极。
正是这段“横向流动”的路径，引入了不可避免的寄生串联电感。内电极本身是金属薄膜，通常是银钯合金或者镍，它的电阻率并不为零；更重要的是，几百微米长的内电极在微波频段下，自身就会贡献纳亨量级的寄生电感。再加上端电极与PCB焊盘之间的连接、焊盘到过孔的引出，整条回路的寄生电感往往在0.3nH到1nH之间。别小看这零点几纳亨，在10GHz频率下，1nH的感抗大约是62.8Ω，刚好和50Ω传输线处于同一个数量级，谐振效应就会非常明显地体现在S参数上。
1.2 等效电路模型：RLC参数怎么定，实测值大概是多少
为了在HFSS里搭建模型，我们首先要把MLCC的物理结构映射成可量化的等效电路参数。标准的MLCC等效模型由串联支路的ESR（等效串联电阻）、ESL（等效串联电感）和并联主电容C组成，某些高精度模型还会额外考虑介质损耗引起的并联电导G。
一个0402封装、0.1uF容值、X7R材质的MLCC，典型参数大致如下，这些数值可以作为建模初值参考：
| 参数 | 典型值 | 影响因素 |
|---|---|---|
| 主电容C | 0.1uF | 容值规格、介质介电常数、层数 |
| ESR | 10-50mΩ | 内电极电阻率、端电极接触电阻、频率 |
| ESL | 0.3-0.6nH | 内电极尺寸、封装尺寸、端电极结构 |
| 自谐振频率SRF | 20-30MHz | 由C和ESL共同决定 |
关键点是理解自谐振频率（SRF）。对0.1uF、0.4nH的组合，SRF大致是1/(2π√(LC))≈25MHz。在这个频率以下，器件表现为电容特性；在这个频率以上，寄生电感占据主导，器件整体表现为电感特性。AC耦合电容在高速链路里工作在什么频段？基频通常在1GHz以上，早已远远超过SRF。这意味着在信号眼里，这颗0.1uF的“电容”实际上呈现的是电感行为。
这个认知差异极其重要，它决定了HFSS建模时的关注点。我们真正要精确还原的，并不是那块“电容板”的容值，而是内部电流路径的形状、长度和由此产生的寄生电感的分布。容值大小只要大致正确即可，但内电极的几何形态、端电极的引出方式、焊盘和过孔的过渡结构，必须尽可能贴近实际封装。
2. AC耦合电容的仿真需求：为什么位置、容值都直接影响S参数
有了MLCC内部结构的概念，接下来回答一个在SI领域被反复讨论的问题：为什么AC耦合电容要靠近发射端放置，靠近接收端会怎么样？仿真模型搭建之前，如果不先想清楚这个问题，那你设置的边界条件、评估S参数的角度，可能从一开始就是偏的。
2.1 为什么AC耦合不能随便放：靠近发射端的真实原因
AC耦合电容的作用是通过隔直流通交流的方式，把发送端的直流偏置电平和接收端的直流偏置电平隔离开。高速串行链路里发送端和接收端经常由不同芯片实现，它们的内部偏置电路不同，如果不加隔离，直流工作点会互相影响甚至烧毁芯片。这个角色本身不分“靠近谁”，但从信号完整性的角度看，位置选择就很讲究了。
核心原因在于阻抗不连续点的位置对反射的影响路径不一样。发送端驱动器通常具有较低的输出阻抗，它是通过自身的驱动能力硬顶着传输线输出的，对输出节点附近的阻抗突变并不敏感。另一方面，接收端通常是高阻抗输入，依靠端接电阻匹配来吸收反射。如果电容放在接收端附近，那么电容这个阻抗不连续点就直接暴露在接收端前面，信号在电容处产生的反射会先于有效信号到达接收端，并且反射回来之后还可能经过发送端的多次反射再回到接收端，形成更长拖尾的码间干扰。
而把电容放在靠近发射端的位置，反射发生在源端附近，反射波基本上被驱动器低输出阻抗吸收掉，不会形成严重多次反射。同时，接收端看到的更多是经过电容之后已经“稳定下来”的传输线特征阻抗，链路整体反射表现更干净。这在S参数上的反映，就是回波损耗SDD11在关注频段内明显更优。
所以在搭建AC耦合电容仿真模型时，如果你是评估一颗电容本身对链路的S参数影响，我会建议把电容两侧各加一段足够长的传输线（例如至少3-5倍上升沿的空间延伸），然后再设置端口。这样仿真的才是“链路中的电容”而非“孤立电容”，否则反射边界条件会干扰你观察真正的电容特性。至于电容靠近哪端，请通过修改两侧走线长度和端口位置来实现场景复现，而不是把电容本体挪来挪去改变它的馈电结构。
2.2 电容值、截止频率和S参数目标的换算逻辑
选多大的AC耦合电容，也不是拍脑袋。它的下限约束来自交流信号的频谱能量分布。对于带编码的高速信号（例如8B/10B编码），信号频谱存在一个最低有效频率分量，取决于编码方式中最长的连续相同比特数。理想情况下，由AC耦合电容和源端阻抗共同构成的高通滤波器的-3dB截止频率，需要远低于这个最低信号频率，否则信号的低频成分会被明显衰减，接收端眼图会产生基线漂移。
高通截止频率的公式相当简洁：f_c = 1/(2πRC)。注意这里的R是整个环路中的等效串联电阻。对于50Ω单端系统，差分对穿过一个AC电容时，每一端接50Ω到地，等效串联电阻按100Ω估算（这里指的是电容所在支路看到的源端和负载端等效电阻之和）。如果想保证10kHz以上的信号基本不衰减，选0.1uF电容时，截止频率约为1/(2π×50×0.1e-6)≈32kHz，刚好能兜住常见的低速协议；而PCIe这类高速协议通常有更严格的最低频率要求，0.1uF也依然是常见配置。
理解了截止频率和容值的关系，再回来看S参数。AC耦合电容的插损（SDD21）低频段呈现高通特性，这正是截止频率的直接体现。而在高频段，由于MLCC自谐振的原因，插损出现谐振峰和凹陷，这部分和电容内部寄生电感强相关。仿真的目标就是准确预测整个频段内插损和回波损耗的变化曲线，确保链路预算里给电容留出的损耗余量是靠谱的。
3. HFSS建模实操：从叠层到端口的完整搭建流程
这一部分进入重点。我会用差分AC耦合电容作为场景，给出一个可以直接照做的建模流程。软件版本以Ansys HFSS 2023 R1为例，老版本界面略有差异，但整体思路完全一致。整个模型用3D建模完成，不依赖HFSS 3D Layout，因为那需要专门的PCB设计环境，而且3D建模能让你对物理结构有更直接的控制。
3.1 建模方式的取舍：全波仿真 vs 自动封装模型，我推荐哪种
在HFSS里仿真电容，有三条路可选。最省事的是用SPICE等效模型导出S参数，但这就失去了全波仿真的意义，模型里根本没有物理结构信息。第二是直接用Ansys的器件库（比如Ansys SIwave里自带MLCC模型）或者下载厂商的S参数模型，这适合做大系统仿真，但如果开发的是新物料，没有现成模型，这条路走不通。第三是在HFSS里全波建模仿真，把电容的物理结构、焊盘、走线、过孔都建出来，用求解器直接计算S参数。
三种方式我基本都用过，我的推荐是：如果你在评估一颗新电容在具体PCB封装和过渡结构下的高频表现，或者需要排查假货/替代料的差异，全波仿真是最靠谱的选择。如果你只是做大系统链路预算，对精度要求没那么极端，用厂商S参数模型加本地寄生修正的混合方案性价比更高。但在本文的教学场景里，全波仿真是理解MLCC内部寄生产生原理的最佳路径，建过一次模型，你对器件的理解深度完全不一样。
全波建模最怕的是过度追求细节。MLCC内部可能有上百层电极，你真的把每一层都建出来，网格量会爆炸，求解一次可能要数小时。我的经验是：电容体内部简化成少数几层（通常3到5层即可），但保持并联结构和电流路径的拓扑形态不变。这样既保留了寄生电感的几何来源，又让网格规模可控。
3.2 叠层与关键尺寸参数怎么预设
在HFSS中新建工程后，第一步先设置求解类型。对于差分S参数，在HFSS里选择Driven Terminal比较合适，因为它直接基于电压和电流定义端口，方便看差分和共模结果；当然，传统的Driven Modal也是完全可行的，不少做射频的工程师更习惯后者。我的建议是直接选Driven Terminal，因为后续设置差分端口时，它会自动帮你算出SDD11、SDD21这类参数。
接下来是模型单位设置，HFSS默认是毫米，我们这次也用毫米，所有走线、过孔、封装尺寸都按毫米输入，避免单位换算错误。
然后是叠层参数。PCB叠层用四层板结构，顶层为微带走线层，第二层为完整地平面，中间介质厚度0.1mm，介电常数FR4的典型值4.2，损耗角正切0.02；第三层到第四层暂不用管，因为AC耦合电容的仿真重点关注的是表层走线过孔到内层地的回流路径，板厚对电容本身影响很小。如果你用的是带状线结构，那就需要把电容埋在内部，叠层会有所不同，但建模逻辑完全一致。
介质层设置方式很简单：在模型里画一个矩形块作为介质基板，长度覆盖整个仿真区域（比如10mm×5mm），厚度0.1mm，材料属性改成FR4，介电常数4.2，损耗角正切0.02。这里多说一句，如果把PCB的四层全套都建出来，仿真时间至少翻倍，但结果差别可能只有0.1dB，不值得。
3.3 电容体、焊盘和差分走线的具体搭建流程
现在开始在HFSS里画主体结构。我建议按这个顺序来：先画走线，再画焊盘，再画电容本体，最后画过孔和地平面。
走线部分是两条差分微带线，特征阻抗目标100Ω差分，换算成单端50Ω。在0.1mm介质厚度下，50Ω单端微带线线宽大致可以通过线宽计算公式粗略估算，实际以HFSS里用TDR/S参数微调为准。我按经验初值线宽0.18mm，线间距0.15mm。两条线从电容焊盘两端分别引出，总长度各取2.5mm，足够提供稳定的参考阻抗。走线在HFSS里画法是用矩形面，或者直接画一个三维长方体结构，用Assign Material设为铜，厚度用0.035mm（1oz铜箔）。
电容焊盘在PCB上比电容本身略大，0402封装焊盘典型长0.6mm、宽0.7mm，间距1.0mm（中心到中心）。这里有个关键点，焊盘与走线连接处是阻抗突变点，如果不建模，仿真结果会偏乐观。所以焊盘要单独画出来，并且和走线设成同一个铜材质，确保交界处网格连续。
电容本体建模最需要把握尺度。0402封装的MLCC实际尺寸是1.0mm×0.5mm×0.5mm（长宽高），但如前所述，内部电极结构才决定高频性能。我用的简化方案是：建一个高0.5mm的陶瓷介质块，介电常数用X7R的标称值2500，损耗角正切按0.02。然后在介质块内部画3层内电极，每层厚度0.01mm，宽度覆盖约80%的介质宽度。电极布局采用交错式：第一层和第三层连接到一端（比如左端），第二层连接到另一端（右端）。用HFSS的三维布尔运算把电极埋进介质块中，保证介质与电极之间没有空隙。
端电极就是电容两端的半圆柱形导体，连接内部电极与PCB焊盘。这个结构极易被忽略，但它恰恰是ESL的重要贡献者。在HFSS里可以用两个圆柱体，半径0.25mm、高度0.5mm，分别放置在介质块左右两端，材料设为银，再利用布尔运算和介质块合并为一个整体。
最后是过孔。过孔的作用是把表层电容焊盘连接到第二层地平面，形成射频回流路径。差分对每个焊盘外侧放置一个过孔，过孔直径0.3mm，焊盘直径0.5mm，反焊盘（antipad）直径0.6mm，从顶层贯穿至第二层。画出过孔圆柱体，外层设金属化孔壁，内部填充FR4介质，顶部和底部分别与表层焊盘和地层相连。
3.4 端口、边界与扫频设置
端口设置是HFSS模型成败的分水岭。对于这种需要计算差分S参数的微带结构，我推荐使用Wave Port。Wave Port直接建立在传输线末端，默认会把端口平面视为延伸到无限远的均匀传输线，能准确吸收终端反射。需要注意的是，Wave Port的端口平面必须接触到模型边界，并且端口宽度和高度的设置要能覆盖主要场分布。经验值：端口宽度至少为走线宽度的4倍，这里取1mm；端口高度至少为介质厚度的5倍，取0.6mm。同时要把端口平面两侧向外延伸一部分金属地，形成共面波导的参考地，保证场分布收敛。
如果不想用Wave Port，也可以用Lumped Port，直接在走线末端和地之间加载集总端口，但集总端口对参考地尺寸更敏感，在高频段更容易出现寄生谐振，不如Wave Port稳。我的经验是能用Wave Port就不用Lumped Port。
边界条件上，整个模型外围设Radiation边界（对应空气盒），距离模型至少λ/4，考虑仿真频率到20GHz，空气中波长15mm，λ/4约3.75mm，所以我把外层空气边界距离器件表面设了5mm，留足余量。地平层面设为Perfect E边界（理想导体），这个用Assign Boundary → Perfect E选中地平面金属化区域即可。
扫频设置上，我建议用Interpolating扫频，从0.01GHz扫到20GHz，插值点数设为401个点，精度目标0.005。Interpolating比Discrete快很多，而且对电容这类平滑曲线模型，插值误差很小。如果看到插值结果出现奇怪振铃，再改用Discrete对比验证。
求解频率（Solution Frequency）建议设为10GHz，这是AC耦合电容所在链路的典型关注频段，网格加密会重点照顾该频率下的场分布。自适应迭代次数设15次，最大收敛Delta S设为0.02。如果一次跑出来不收敛，别急着加迭代次数，先检查端口设置和金属连接是否断开。
4. 仿真结果怎么看：S参数曲线里的大学问
模型跑完了，HFSS会给你输出S参数矩阵。面对一堆曲线，很多新手会茫然。这里我教你怎么从S参数里读出有用的工程信息，以及怎么判断你的模型是不是真的靠谱。
4.1 回波损耗和插入损耗：一条曲线读出一个器件的好坏
差分S参数里最核心的两个量是SDD21（插入损耗）和SDD11（回波损耗）。对于AC耦合电容，SDD21在低频段会出现一个明显的高通滚降，这正是截止频率的体现。比如0.1uF电容配50Ω系统，理论截止频率约32kHz，你在SDD21曲线上能看到从32kHz以下开始快速下降，到1kHz时插损可能已经劣化到几个dB了。
往高频看，SDD21曲线在几十MHz到几百MHz区间会出现一个先下降后上升的“鼓包”甚至谐振峰，这是MLCC自谐振频率在插入损耗上的体现。超过SRF之后，电容退化成了电感，插损会随频率持续下降（也就是损耗持续增大）。正常情况下，一颗0.1uF的0402电容在10GHz时，插损可能已经跌到1.5-2dB以上，这个数值如果算进链路预算里不可忽略。
回到SDD11回波损耗，理想情况下AC耦合电容所在位置的反射应该尽量小，表现为SDD11在宽频带内低于-15dB甚至-20dB。如果你看到SDD11在某个频率出现尖峰凸起，说明该频点下阻抗严重失配。尖峰的位置通常对应谐振点，要么是电容的SRF，要么是过孔/焊盘寄生电感与分布电容构成的并联谐振。这些尖峰会直接劣化眼图质量。
4.2 谐振点、阻抗连续性和模型收敛性验证
怎么判断谐振点是否可信？我给你一个交叉验证的思路。观察SDD21在谐振点前后的斜率变化，真实的MLCC谐振是串联谐振引起的低阻抗路径，表现为插损曲线在谐振频率附近出现一个局部谷底（损耗变小）再迅速爬升。如果模型里看到的是无规律振铃或者多处剧烈抖动，多半是网格划分不足或端口设置引入的数值伪影，不是物理现象。
遇到这种情况，最直接的验证方法是减少扫频点数跑一次Discrete扫频，对比两条曲线是否重合。Interpolating算法在谐振点附近容易过度平滑或插值出假峰，Discrete则是逐点计算，真实与否一目了然。另外，可以把空气盒边界再向外扩大一倍重新跑一次，如果结果变化不大，说明边界条件影响已经收敛；如果S参数明显改变，说明之前的辐射边界离模型太近，吸收了不应有的能量。
关于收敛性，除了看自适应迭代收敛曲线，更实用的判断是看模型的总能量和端口能量是否守恒。在HFSS的结果树里查看Port Energy，所有端口的入射功率之和减去所有端口的反射和传输功率，应该等于整个结构的总损耗。如果能量差额超过百分之几，大概率是端口设置有问题或者金属边界没有正确闭合。
4.3 怎么用TDR和相位信息交叉验证模型可靠性
S参数只能看频域特性，但电路设计者最直观的感受往往来自时域。HFSS里可以借助后处理工具，把S参数变换成时域反射（TDR）阻抗曲线。具体操作是在Results里创建Transient TDR Report，选差分TDR，观察沿着传输线的阻抗变化。
一个靠谱的AC耦合电容模型，TDR曲线应该是这样的：开头是平坦的100Ω差分阻抗线；接近焊盘时阻抗有一个小的凹陷或凸起；经过电容本体时出现一个较明显的低阻抗谷，谷底值能反映电容的等效串联电阻和高频阻抗；过孔区域有轻微凸起；之后回到平坦的100Ω。如果TDR曲线出现大幅高频振荡，那很可能是网格在局部不够密，导致阻抗描述不准。
相位信息同样值得看。在每个关注的频点，观察SDD21的相位。理想情况下，信号穿过一个纯电容时相位滞后接近-90°（电容的电流超前电压90°，对应传输相位滞后）。有寄生电感存在时，相位滞后会减少甚至在高频段变为超前，这是我们直观评估寄生电感效果的快捷指标。如果你仿真的结果里，相位滞后在某个频率突然从-90°变成-80°甚至-70°，基本可以推断该频率已经接近SRF，器件不再表现电容特性。
5. 常见问题与排查技巧：这些坑我基本都踩过
HFSS建模Capacitor，最容易出问题的其实不是电容本身，而是周边环境设置。我把自己和同行遇到的高频问题整理成一张速查表，按出现概率排序，遇到异常可以直接对照排查。
| 问题现象 | 可能原因 | 排查/解决方法 |
|---|---|---|
| S参数曲线在特定频点剧烈抖动 | Interpolating扫频插值伪影；介质层或电极网格不足 | 改用Discrete扫频对比；增加电极层的网格剖分，设网格长度或厚度细化操作 |
| SDD11整体偏高，明显大于-15dB | 端口参考地范围不足；走线特征阻抗偏离目标 | 扩大Wave Port宽度；检查走线宽度和介质厚度，用阻抗计算工具复核 |
| 谐振峰位置与数据手册差异大 | MLCC内部电极简化程度过高；端电极或焊盘寄生电容建模不准 | 把电极层数从3层增加到5-7层；在焊盘周围增加阻焊开窗和分布电容微调 |
| 低频段插损异常，不是预期的高通滚降 | 端口数量或参考地选择错误；等效回路里多了无意的直流路径 | 核查端口设置，确认每根走线只存在一个端口；检查地平面上是否意外出现了短路 |
| 仿真时间过长，网格数量爆炸 | 电极层过薄且分布过多；空气盒尺寸过大 | 简化电极层数到最少可用层数；适当减小空气盒尺寸至λ/4附近即可 |
| TDR阻抗曲线不收敛，持续振荡 | 高频段网格密度不足；金属边界不闭合 | 对走线和焊盘区域设置局部网格加密（Length Based），目标尺寸设为0.05mm |
除了表格里的办法，我再补充几个主动预防的实操技巧。第一，在建模开始之前，就把所有关键尺寸列成一个参数表，用HFSS的Design Variables来保存。每次调整几何尺寸，不需要重启仿真，只改参数值即可，这对后续扫参（比如容值、封装尺寸、焊盘大小的参数扫描）非常方便。第二，焊盘与走线连接处最好做倒角或圆滑过渡，直角会在高频段引入不必要的寄生电容和场集中，影响曲线平滑度。HFSS里可以用圆角矩形或者布尔运算切出45度斜角，这对高频精度有实际改善。第三，如果是要对比不同厂家、不同容值的电容，建议把电容本体做成一个独立的子模型（HFSS的Subcircuit或者简单的Group），通过调整几何参数即可快速生成新模型，省去每次重新画电极的时间。
关于MLCC内部电极细节的取舍，我再多说两句。当容值很小（比如pF级别）时，内部电极层数少，寄生效应对结构敏感度更高，此时简化成3层可能会导致ESL偏高或偏低；当容值很大（uF级别）时，电极层数很多，简化后并联路径变少，等效ESR会偏高，插损低频段会偏大。一个取巧的做法是：先用简单的3层模型跑一版，再手动改成5层对比一次，如果两个版本的S参数差异在可接受范围内（比如小于0.2dB），那说明模型对该参数不敏感，简化是安全的；如果差异明显，那就必须增加层数或者采用厂家提供的内部结构尺寸数据重新建模。
在端口设置上，还有个小技巧值得留意。对于差分走线的Wave Port，HFSS支持直接设置差分端口对。创建两个Wave Port后，用Port的Differential Pair功能把它们组合成差分端口对，并指定正负极性。这样在后处理里直接可以输出SDD11和SDD21，省去从单端S参数手动转换的麻烦，也避免转换时可能引入的相位错误。具体操作在HFSS里是选中两个端口，右键Assign Excitation，然后选Differential Pair，再按走线正负顺序分配极性即可。
另外一个高频段非常容易踩的坑是反焊盘尺寸。很多人直接把过孔反焊盘做得很小（比如只比焊盘大0.1mm），这样寄生电容偏大，在10GHz以上会形成低阻抗路径，导致SDD21额外劣化。我的经验值是反焊盘直径比焊盘大至少0.3mm，这样可以减少寄生电容的同时，又不会因为反焊盘太大而破坏回流路径连续性。当然，反焊盘具体尺寸还需要结合叠层结构和过孔口径做微调，建议建成参数变量后扫一遍，看哪个值下SDD11最优。
我实际测试过多个0402和0603的MLCC模型，按上述流程仿真后与厂商提供的实测S参数对比，在10GHz以下频段，SDD21偏差基本能控制在0.3dB以内，SDD11的谐振点位置偏差不超过5%。这个精度对于链路预算评估和设计迭代来说，完全够用了。如果你做的是20GHz以上的超高速链路，那就需要在模型里加入更详细的介质频变特性（比如用DJORDJEVIC模型描述FR4的介电常数随频率变化），以及在更高频段考虑表面粗糙度的影响，那个复杂度是另一回事，但在40GHz以下，用我上面这套建模方法，已经比直接用SPICE模型或厂家理想模型靠谱太多。
