1. 从“原理图角落里那个做梦都在跑的模块”说起
用过Cadence Virtuoso做数模混合仿真的人，十有八九都见过AnalogLib里那个缩写诡异的vprbs。刚入行那会儿，我盯着原理图上这个名叫vprbs的符号看了半天，第一反应是“这是不是和PCIe、SerDes有什么关系”，第二反应是“这玩意到底是数字模块还是模拟模块”。直到有一次做一块高速ADC的片内测试电路，需要给数字接口灌一段带抖动的伪随机码，我才真正跟它较上了劲。
先说结论：vprbs本质上是Cadence AnalogLib提供的一个伪随机二进制序列发生器，底层核心就是线性反馈移位寄存器（LFSR），而Seed（种子）则是整个序列的“命运起点”。你可以把它理解成一个能生成无限长、看起来毫无规律、但本质上是确定可复现的0/1比特流的模块。它的典型应用场景包括：给SerDes接收端做抖动容限测试、给ADC/DAC的数字接口灌激励、给数字滤波器制造带翻转变换的输入信号、验证基带算法对码型敏感度等等。
如果你正在做的项目里需要“随机但可复现”的数字激励，或者你想弄懂为什么仿真波形里那串码型看起来完全不可预测，但又能在重新跑仿真时一模一样重现，那么这篇东西就是给你准备的。我会把LFSR的原理、Seed的选择逻辑、vprbs在Cadence里的具体配置步骤、以及我踩过的那些坑全部铺开讲清楚，尽量让第一次接触vprbs的人也能直接上手。
2. 整体设计拆解：为什么vprbs要用LFSR，Seed又是什么
2.1 LFSR的核心思路，一句话讲透
线性反馈移位寄存器（LFSR）是很多数字电路工程师的老朋友，它的工作原理可以类比成一个“内部有暗门”的移位寄存器队伍。假设你有一排寄存器，每个时钟周期，数据整体向右移动一位，最右边的一位输出，而最左边的新数据，是由中间某几个寄存器的值做异或（XOR）得到的。因为XOR是线性运算，所以整套系统被称为线性反馈。
这里最关键的一点是：如果反馈抽头（tap）选得合适，这个寄存器会遍历除全零状态以外的所有状态。比如一个4位LFSR，最多有16个状态，去掉全零后还能走出15个不同的状态，输出序列长度就是15个比特，然后循环。也就是说，它虽然只有4个寄存器，却能生成一段周期为15的伪随机序列。这15个比特内部的0/1分布看起来非常“随机”，但整个序列其实是完全确定的——只要初始状态（也就是Seed）和反馈抽头不变，那么同一段序列在任何一次仿真里都会一模一样。
这个特性在实际工程里非常值钱。做接收端时钟恢复测试时，你需要一串“足够随机”的比特流来逼近真实信号，但又必须让每次测试都能复现同样的问题，否则你根本没法定位是码型敏感还是电路自身问题。LFSR输出的PRBS（伪随机二进制序列）正好满足这两点：眼图上看杂乱无章，但跑一万次仿真结果依然完全相同。
2.2 vprbs里的Seed到底在决定什么
Seed，也就是种子，是LFSR电路启动时的初始寄存器值。可能有人会问：既然LFSR最终会遍历除全零以外的所有状态，那Seed不同，只是序列的相位不同罢了，有什么好纠结的？
这个说法方向对，但细节不全对。首先，在Cadence的vprbs模块里，Seed直接影响的是序列从哪个状态开始输出。假设你是4位LFSR，Seed=1和Seed=15虽然生成的伪随机序列内容一样（只是循环移位了而已），但如果你的接收端电路恰好对起始的若干个比特敏感，那这两个Seed就会导致完全不同的仿真结果。其次，vprbs在Cadence里的实现方式可能比教科书上的标准LFSR更复杂，有时会包含一些额外的边界条件处理。如果Seed设置不当，可能一上电就锁进全零状态，输出就永远变成一串0，一点“随机”感都没有。
在实际工程里，Seed的作用还可以类比成取随机数时的随机种子。你给同一个随机数生成器相同的种子，它给你相同序列；你换一个种子，序列就从头变得不一样。vprbs也一样：想复现问题，锁定Seed；想覆盖更多码型组合，那就换几个Seed分别跑仿真。我们在做CDR环路测试时，会故意用Seed=0xF、Seed=0xE、Seed=0xD跑三组仿真，就是为了确保不是某一组运气好才通过，而是真正对码型不敏感。
2.3 为什么偏偏是PRBS，而不是普通计数器或者真随机数
做仿真的时候，想给数字接口一个乱跳的信号，最简单的方法是用verilog-A写一个随机数发生器；再简单一点，甚至可以直接用几个独立信号源以不同周期拼接。但这些方案都有明显短板：普通计数器输出太有规律，接收端很容易跟踪上，根本测不出极限；verilog-A里的完全随机数每次仿真都不一样，出了问题你都没法复现。
PRBS的价值就在于它的“伪随机”属性。它的统计特性和真随机非常接近——长序列里0和1的数目几乎相等，游程分布也符合随机特性——但它又是完全确定、可复现的。这就是为什么行业标准里SerDes一致性测试全都指定使用特定阶数的PRBS，例如PRBS7、PRBS15、PRBS31。vprbs模块在Cadence里就是为了这类测试而准备的，它给你提供了一段标准的、有明确周期和统计特性的伪随机序列，不用你自己手搓寄存器链，也不用担心仿真时随机种子不可控导致结果不可复现。
3. 核心细节解析：vprbs的配置参数与实操要点
3.1 vprbs的器件参数怎么看，每个参数都在指挥什么
在Cadence Virtuoso的原理图编辑界面里，从AnalogLib调出vprbs后，按q键打开属性编辑窗口，你会看到一堆参数。这里重点说几个我在实际项目里必须反复确认的参数，其他的可以先用默认值。
第一个是Output period，它控制输出比特的速率。严格来说你未必每次都能直接写频率，很多版本里这个参数用的是“周期”，单位默认是秒。比如你给一个100MHz的时钟，那么Output period就填10n。这个参数决定的是每个比特的持续时间，换句话说就是这个模块输出数据的码率。
第二个是Number of bits，决定PRBS输出序列的位宽。有些场景你希望输出并行数据总线，那么这里可以填8、16、32；有些场景你只需要一串串行比特流，那保持1就行。但要注意，位宽变了，LFSR每次生成的比特组合方式也会不同，不能光看这一个参数。
第三个是Seed，前面说过，这是整个LFSR的初始状态。不同版本的Cadence对Seed的取值范围可能有差异，但基本不能为0，填0会导致输出恒为低电平。我自己的习惯是填一个非零的、有利于状态遍历的十六进制数，比如0xA。
第四个是File或者File name，这个参数在部分版本里存在，可以加载外部定义的多项式和Seed。如果你用的Cadence版本支持，可以直接在配置里指定一个包含抽头配置的文件，方便统一管理多个测试向量。
3.2 多项式（Polynomial）与抽头的关系，以及版本差异
LFSR的性能完全取决于反馈多项式的选取。标准的PRBS统一使用本原多项式来保证最大长度序列，比如说PRBS7的生成多项式是x^7 + x^6 + 1，PRBS15是x^15 + x^14 + 1。Cadence的vprbs模块在不同版本中，对多项式的暴露程度不一样，有些版本直接在界面里提供下拉框让你选PRBS阶数，有些版本需要你自己填抽头系数。
如果你使用的vprbs需要在参数里填写多项式，务必注意高位对应关系。以x^7 + x^6 + 1为例，对应7位LFSR的反馈抽头是第7位和第6位做XOR，那么你填写的多项式值可能是一个二进制码，是bit7和bit6为1的向量。填反了或者填错位，输出的序列周期会缩短，甚至直接变成恒定电平。我遇到过一次由于抽头少填了一个，仿真输出序列周期远短于预期，导致后续频谱分析完全对不上号，排查了很久才发现是多项式配置问题。
这里有个实践经验：出现输出码型明显有规律、周期太短的情况，优先怀疑多项式和Seed配置。先用最简单的PRBS7搭配非零Seed跑一下，看输出序列是否符合“长度127个比特循环”的基本预期，再试更高阶。
3.3 输出电平和驱动能力，别看漏了
AnalogLib里的vprbs本质上是行为级模型，输出引脚的电平参数通常受另一个全局设置控制。很多新手把vprbs拖进原理图后，直接接在数字门电路输入端，结果发现波形幅度完全不对，或者高电平只有1V左右，根本驱动不了下一级。
这类问题的根源在于Cadence里的数字行为模型默认逻辑0/1电压值是和仿真环境里的电压设置挂钩的，部分版本会有单独的“V high”和“V low”参数可以覆盖。如果vprbs属性里没有暴露这两个参数，就得去查看模型内部引用的全局电压变量。还有一种情况是输出阻抗和负载不匹配，高速码流被负载电容拖出了明显的上升沿退化，此时不要急着改vprbs，先检查负载端有没有接一个合理大小的输入阻抗。
4. 实操过程与核心配置：手把手搭一个PRBS7测试链路
4.1 仿真测试场景设定
这次我以最常见的测试需求为例：验证一个1.5Gbps的CML接收通路对PRBS7码型的响应。接收通路的前端是一个连续时间线性均衡器（CTLE），后面跟着限幅放大器和时钟恢复电路。为了验证前端在接收不同码型时的眼图张开度，我需要给接收端输入一段标准PRBS7信号。
这个场景在Cadence Virtuoso里搭建起来非常方便，用到的器件包括：vprbs、一个理想电源、一个接地符号、一个用于观测的output节点，以及可能加一个理想电阻负载。有人可能会问，为什么不用ibias/ipulse这些模块自己拼一个数字波形？因为PRBS7信号的游程分布和翻转密度是经过标准设计的，用ibias手拼根本拼不出那种统计特性，眼图测试也就失去了意义。
4.2 详细参数设置全过程
在原理图里放好vprbs后，q键打开配置窗口，我按以下顺序设置参数：
第一项，Output period填 666.7p。这个数值来自1 / 1.5Gbps = 666.7ps，表示每个比特持续666.7皮秒。这里要留意Cadence里时间单位默认是秒，所以填数字的时候直接写666.7p即可，不要手滑填成666.7n，否则码率差了1000倍，仿真出来的眼图你根本认不出来。
第二项，Number of bits填1。因为我们这里只测试串行码流，不需要并行总线。
第三项，Seed填0xA。这个选择没有特别玄学，只是非零且不是全1全0，能让LFSR快速进入正常遍历状态。如果你想复现别人论文里的测试结果，最好先确认对方的Seed用的什么，因为不同Seed对应的PRBS波形相位不同，如果接收端CDR捕获窗口比较窄，结果可能有细微差异。
第四项，如果版本支持多项式选择，直接选PRBS7；如果不支持，就查模型文档确认默认多项式是不是x^7 + x^6 + 1。就我接触的大多数Cadence版本而言，AnalogLib里的vprbs默认多项式就是PRBS7相关，直接用默认即可。
第五步，把vprbs的输出端接到一个label上，比如命名为“PRBS_OUT”，然后从这个label拉一根线到被测接收通路输入端。这里强烈建议在vprbs输出和接收通路之间不要直接接任何理想电感或大电容，因为行为级模型的输出驱动能力有限，你强行加滤波网络会让波形变形，干扰你对接收通路本身性能的判断。
第六步，在仿真环境里设置一个合适的瞬态仿真时长。PRBS7的序列长度是127比特，按1.5Gbps算，完整一轮只要84.7纳秒。但为了看到稳定的眼图和时钟恢复收敛过程，我一般跑至少2微秒，覆盖大约二十多轮完整的PRBS序列，这样统计出来的眼图结果才有意义。
4.3 仿真结果怎么看，眼图和码型如何对应
仿真跑完后，把vprbs输出端和接收通路输出端的波形拉出来对比。vprbs输出端是你理想的输入激励，波形应该是一串幅值恒定、翻转时刻对齐的方波，频率严格等于1.5GHz。接收通路输出端则会因为带宽限制产生上升下降沿变缓、幅度衰减甚至ISI抖动。
关键来了：如果你发现vprbs输出端波形本身就有毛刺或者翻转时刻不均匀，先不要怀疑电路，先把激励源调好。最简单的方法是单独给vprbs挂一个理想电阻负载，比如50欧姆到地，然后跑一个短瞬态看输出波形，确认它是一串干净利落的方波。如果这一步都过不了，那后面被测电路的“问题”可能全是你激励源带来的。
眼图方面，用Spectre的calculator里的eyeDiagram函数，在接收通路输出端测眼图。PRBS7的眼图垂直张开度会比PRBS15或PRBS31好很多，因为PRBS7最长连1连0只有7个bit，低频分量少，对AC耦合电容和CTLE的低频增益要求相对较低。如果你测出的眼图很差，可以换个更高阶的PRBS15再试，排除码型本身过于“仁慈”导致误判。
4.4 用vprbs做抖动注入的变通技巧
很多实际测试里，光有标准PRBS还不过瘾，还想叠加一些确定性抖动，模拟真实链路里电源噪声或串扰带来的影响。Cadence vprbs本身并不直接提供抖动注入选项，但我常用的办法是在vprbs输出端串一个理想压控延时单元（verilog-A写的一个可控delay），然后用一个正弦信号去调制延迟时间。
这个方法的背后思路是：抖动本质上就是比特翻转时刻的随机偏移。理想情况下PRBS波形翻转沿都在设定好的码元边界，但通过叠加一个周期性的延时变化，就能让每个比特的起始位置稍微提前或延后，从而在接收端制造出水平方向的抖动。
具体实现时，delay模型里可以写成V(out) = V(in, delay_time)，其中delay_time = base_delay + amplitude * sin(2pifreq*t)。base_delay设成比如100p，amplitude设置成30p，freq设成一个低于码率的频率比如10MHz，这样就能模拟一种低频周期性抖动。需要更接近真实情况的随机抖动，可以让delay_time由一个噪声源控制，但这样仿真结果不可复现，所以我在工程上一律只用确定性抖动做定量测试。
5. 常见问题与排查技巧实录
5.1 输出恒为全零或全一，怎么办
这是使用vprbs时最常遇到的情况，我身边的同事至少有三个人来问过我同一句话：“为什么vprbs输出是一条直线？”
先检查Seed。Seed为0，对于绝大多数LFSR实现来说，意味着所有寄存器初始都是0。由于整个LFSR的反馈依赖寄存器之间的异或和移位，全零状态下无论怎么反馈都是0，所以输出永远是0。这是LFSR的死锁状态，设计上必须避免。同理，某些特殊Seed情况可能让寄存器组卡在一个固定非零状态，导致输出恒为1，虽然少见，但遇到时同样从Seed入手排查。
解决办法很简单：把Seed改成任意非零值，只要不是全1或者刚好把反馈抽头对应的位全置成0即可，推荐0xA或0x5这种交替位模式。还有一种情况是你的vprbs模型有独立的enable端口或者复位端口，必须确认给对了电平，否则模块一直处于复位状态，输出同样是一条直线。
5.2 输出码元速率严重偏慢或者偏快，先查Output period
Output period这个参数的单位很容易被忽视。我在用Cadence IC6.1.8版本时，vprbs的Output period默认单位是秒，也就是填100n就代表每个比特是100纳秒。但如果你的设计环境里有config或者dontLint设置改变了单位制，实际语义就可能变成别的。
判断码率是否正确的方法很直观：跑完仿真后，把输出波形的上升沿间隔量出来，和理论码元周期对比。比如预期1.5Gbps，上升沿间隔应该是666.7ps。如果量出来是666.7ns，差了一千倍，那就是单位理解错了；如果差得不多但有偏差，反而要检查你的testbench里是不是有额外分频或者倍频模块，别让vprbs背黑锅。
5.3 vprbs输出接数字门电路驱动不足
vprbs是行为级模型，不同于晶体管级的输出驱动器。它设计初衷是当作理想激励源来用的，并不具备很强的拉灌电流能力。如果你直接拿它驱动一大片数字逻辑门，或者接到一个输入电容很大的MOS栅极，波形可能变形严重。
我当时的处理手法是在vprbs和被测电路之间加一个buffer，可以是理想verilog-A buffer模型，也可以是标准单元库里的一个真实反相器链。这个buffer的作用就是把vprbs输出的理想逻辑电平，转换成具备足够驱动能力的、符合工艺库要求的数字信号。注意buffer的供电电压要和后面电路一致，否则电平不匹配又会引入新的问题。
5.4 眼图测试时，vprbs码型和理论周期不吻合
有时候你眼图都叠出来了，但无论怎么调，眼图的“眼睛”始终不够清晰，或者交叉点位置不断漂移。这种时候先别急着怀疑被测电路，把vprbs输出的码型和理论上PRBS7序列对比一下。
PRBS7的特征是序列周期127个比特，且最长连1/连0不超过7。你在波形里随机截取一段，数一下连续相同电平的最大长度。如果超过7，说明你看到的根本不是标准PRBS7，多项式配置可能出了问题；如果没超过7，但整个序列周期不是127个比特，那说明抽头或者位序配置有误，LFSR没有工作在最大长度循环上。
这类问题在vprbs集成到复杂testbench时尤其容易发生，因为你可能不小心同时例化了两个vprbs，一个给激励一个做参考，结果两个的Seed或者多项式不一致，相位对不上。用calculator里的cross函数分别测两个信号的翻转时刻序列，再求时间差，能快速判断是不是存在固定相位差。
5.5 仿真不收敛，竟然也和vprbs有关
很多人遇到瞬态仿真不收敛就认为是电路本身的问题，但在包含行为级模型的混合信号仿真里，激励源有时候才是罪魁祸首。vprbs输出码率很高、沿很陡时，如果被测电路里有某些节点时间常数非常小，会导致事件驱动仿真器在每一个翻转沿附近做极小时步长的迭代，计算量爆炸甚至不收敛。
我的经验是，给vprbs输出加一个可控的上升沿时间参数。部分Cadence版本里vprbs没有直接暴露slew rate参数，但你可以通过外部加一个RC低通网络来限制沿的斜率。RC时间常数设为码元周期的5%到10%即可，既能模拟真实驱动器的有限带宽，又能大幅度降低仿真器在沿附近的计算压力。
另一个更省事的做法是降低vprbs的Output period，先把码率降下来跑通全链路，功能验证无误后再逐步恢复到目标码率。千万不要一上来就全速仿真，一旦不收敛，你很难分清是电路问题还是仿真器数值问题。
6. 工具选型与替代方案：不止有vprbs这一条路
6.1 什么时候必须用vprbs，什么时候可以另想办法
vprbs天然适合做标准合规性测试，比如PCIe、USB、SATA等接口的接收端测试，行业规范里明确规定了要使用特定阶数的PRBS码型，用vprbs直接生成最省事。另一类场景是快速验证数字基带算法对码型翻转密度的敏感度，这时vprbs的码率和Seed非常容易控制，方便做参数扫描。
如果你的需求只是给ADC输入端灌一个幅度随机的正弦叠加信号，那vprbs并不是最优解，用analogLib里的vsin加上噪声源更直接。如果是要仿真数字模块内部的逻辑功能，用Verilog/Verilog-A的testbench生成激励会更灵活，因为你可以按周期精确控制每一个比特，vprbs在这方面反而显得笨重。
6.2 Cadence环境里其他PRBS相关组件，简单对比
除了AnalogLib里的vprbs，Cadence还提供了其他几个和伪随机序列相关的模型，比如vsourc配合PWL文件加载预先生成的码型，以及veriloga里自己写的LFSR行为模型。它们的差别体现在灵活性、仿真速度和使用门槛上。
表格对比一下：
| 方案 | 灵活性 | 配置难度 | 适用场景 |
|---|---|---|---|
| vprbs | 中等，参数化配置，Seed和码率可调 | 低，几个参数就能跑 | 标准PRBS测试，接口一致性验证 |
| PWL文件加载 | 最高，任意码型都能定义 | 中，需要预先训练/生成码型文件 | 特殊码型，比如长连0压力测试 |
| 自写verilog-A LFSR | 高，行为完全自定义 | 高，需要写代码和自行验证 | 特殊多项式、自定义抖动注入等 |
从仿真性能来看，vprbs是编译好的内建模型，速度上通常优于自写verilog-A实现，尤其在跑长瞬态时优势明显。我实测过跑10微秒的PRBS7仿真，vprbs比自写verilog-A版LFSR快大约30%，内存占用也更低。如果你的测试场景比较标准，优先选vprbs；如果要做一些偏门功能，比如动态改Seed、注入故障比特、生成非标准码型，那就不得不自写模型了。
6.3 用PWL文件加载外部码型的实战思路
有些时候，测试场景不仅需要PRBS7，还想混合一些特殊码型，比如连续20个0、连续20个1，用来压测接收端的低频响应或者CDR跟踪能力。这种码型用标准vprbs生成不出来，但可以通过PWL文件加载。
具体做法是先用Python或者MATLAB生成一长串比特序列，把它转换成时间-电压对格式，导出成csv或txt文件，然后在Cadence的vsourc里选择PWL类型并指定文件路径。要注意时间点必须单调递增，电压值与你的逻辑电平匹配，文件行数不能太多以至于仿真器卡死。我在给一个SerDes项目做长连0压力测试时，就用这种方式生成了包含1万个连续0的特殊码型，单独验证接收端的低频截止特性，效果很好。
不过PWL文件方式也有短板：文件解析需要时间，仿真开始时会有一段预处理过程；而且如果码型很长，文件占用的内存远远大于vprbs这种参数化生成方式。所以我的建议是：标准测试用vprbs，特殊压力测试用PWL，两者互补，而不是互相替代。
7. 一些容易忽略但在项目里要命的细节
7.1 全局变量和仿真环境一致性
Cadence环境里的数字器件行为模型经常依赖全局变量，比如logic0和logic1对应的电压值。如果你的原理图里同时使用了多个vprbs模块，务必保证它们处在同一个logic family或者由同一个全局设置控制。我遇到过在一个testbench里同时例化了两个vprbs，结果一个输出高电平0.9V，另一个输出高电平1.2V，原因是其中一个模型内部引用的全局电压变量被另一个config覆盖了。这种问题排查起来极其恼火，因为原理图看起来完全正确，但波形就是不对。
7.2 不要忽略采样点设置
瞬态仿真默认会记录所有节点在所有时间点的值，但对于高速数字激励，输出波形的质量严重依赖仿真步长的最大限制。实测下来，如果vprbs输出码率是1.5Gbps，仿真最大步长建议设置为50p甚至20p，否则波形边缘会变得很粗糙，可能被误判为抖动。
在Cadence的spectre仿真设置里，把maxstep勾上并填一个远小于码元周期的值，再用conservereset关闭自适应步长的某些激进优化，可以得到更干净的波形。但要注意，缩小步长会显著增加仿真时间，所以这个参数也是需要权衡的。我通常在初步功能验证时用较大步长，最终眼图测试时才收紧到20p。
7.3 多速率系统和vprbs的配合
如果你被测系统的内部数据通路是并行多比特的，而vprbs输出是串行比特流，就必须在半路做一次串并转换。这时候可以直接在Cadence原理图里放一个理想的verilog-a串并转换模块，也可以用自带数字库里的移位寄存器单元。关键是转换模块的时钟必须和vprbs码元速率严格同步，否则采样时刻不对，数据全是乱的。
我自己那时候的做法是：用同一个理想时钟源同时驱动vprbs和串并转换模块，保证边沿对齐。用phaseMargin或者dutyCycle参数微调时钟沿位置，确保采样时刻落在每个比特的稳定区间中央。这个思路听起来简单，但很多第一次做数模混合仿真的人会忽略同步问题，导致波形看起来像随机噪声，实际上只是时钟相位没对齐。
7.4 模型抽象层次的选择
vprbs是行为级模型，它不关心底层晶体管，仿真速度极快。但这也在一定程度上掩盖了真实驱动器的行为，比如输出阻抗、压摆率限制、电源噪声耦合等。如果你的设计目标是要验证数字驱动器本身的性能，那vprbs就不够用了，你需要用真实IO电路或者带有精确驱动能力的模型。
我的习惯是分层验证：第一阶段用vprbs做功能验证，确认整个链路的信号流和协议行为正确；第二阶段把vprbs替换成带工艺角的真实驱动器，再对关键指标做性能仿真。这样既保证了验证效率，又不放过物理实现层面的关键问题。
8. 最后再分享一个省时间的实用技巧
用vprbs做参数扫描时，Seed和码率这两个参数可以组合成一组仿真矩阵。Cadence的paramAnalysis功能可以直接扫描Seed从1到15，在每个Seed下跑一次瞬态仿真，然后把眼图结果导出来对比。我实际做过一次，扫完15组不同Seed的PRBS7只需要多花大约一小时的仿真时间，但换来的是对接收通路码型敏感度的全面了解。
如果发现某一组Seed下眼图明显变差，不要慌，先在同等Seed条件下用PWL文件加载同一段码型复测，排除vprbs行为级模型本身的边缘情况。很多接收机问题并不是所有码型都会触发，知道哪类码型会触发问题后，再去反推电路里的带宽瓶颈或者CDR跟踪极限，定位效率会高很多。
另一个非常实用的小技巧是给vprbs输出端接口加一个outputParameter探针，直接用Cadence calculator里的rms函数统计输出波形的翻转密度。标准PRBS7理论翻转密度接近50%，如果你测出来明显偏离，比如只有30%，那基本可以断定多项式或者位序配置有问题，不用等跑完整段仿真再发现。
我自己在几次项目里已经把这套方法固化成了标准流程：先vprbs跑标准PRBS7，确认全链路功能；再换PRBS15或者PRBS31压极限；然后切换Seed做敏感性扫描；最后用PWL加载特殊码型补漏。这套流程帮我抓出过不少CDR失锁、均衡器增益不足这类细节问题，而且每一步都有清晰的可复现性，不用靠运气调参。
如果你之前只是把vprbs当成一个“随便拖出来用的随机码发生器”，从来没想过它的LFSR本质和Seed选择逻辑，那希望这篇东西能让你少走一些弯路。至少下次再遇到vprbs输出恒为低电平、眼图交叉点乱飞这类问题的时候，你知道第一件事该改的不是被测电路，而是那个不起眼的Seed。
