干这行久了的兄弟都知道，PCIe合规性测试最烦人的不是跑用例，而是很多时候卡在链路训练阶段，设备就是不进Polling.Compliance，连pattern都发不出来，后面所有电气测试全白搭。这个状态在LTSSM里看着不起眼，真调起来能让人怀疑人生。我前后在里面折腾了好几个项目，把一些经验教训整理成这篇东西，希望能帮到正在被它折磨的人。
先说清楚，这篇博文适合谁看：做PCIe设备开发的工程师、做信号完整性测试的硬件工程师、以及需要自己搭环境跑合规性测试的验证人员。文中我会尽量讲清楚原理，但更偏重实操和避坑，不会把协议规范里所有子状态全抄一遍。
1. Polling.Compliance到底是一个什么状态，为什么绕不开它
1.1 从链路训练说起：Polling阶段在整个LTSSM里的位置
PCIe链路的建立靠的是LTSSM（Link Training and Status State Machine，链路训练和状态状态机）。这个状态机从Detect开始，经过Polling、Configuration，最终进入L0，才算握手成功。你可以把这两个设备之间的链路训练理解成两个人初次见面打招呼：先是探测到对方存在（Detect），然后互相报名字和需求（Polling），接着确认双方都能接受的通信方式（Configuration），最后进入正常工作状态（L0）。
Polling是LTSSM里一个很关键的阶段，因为链路速率协商、发送端参数协商都发生在这个阶段。Polling下面有几个子状态：Polling.Active是正常训练流程；Polling.Compliance则是一个特殊模式，专门用来做发送端电气测试；Polling.Configuration是Polling阶段的收尾部分。正常情况下链路会直接从Polling.Active进入Polling.Configuration再进Configuration，但当你设置了相应触发条件，状态机就会进入Polling.Compliance，让发送端持续发出固定的compliance pattern，供示波器、误码仪进行测量。
很多工程师一开始没搞明白一个问题：Polling.Compliance不是链路训练失败后的异常状态，而是一个刻意设计的测试模式。它的存在意义在于，合规性测试中需要测量发送端的眼图、抖动、摆幅等参数，如果发送端没有输出一个固定的、已知的码型，接收端（示波器或误码仪）根本没法做准确测量。所以PCIe规范专门设计了这个子状态，让设备可以被强制进入该模式并持续发送特定pattern。
1.2 Compliance测试在整个PCIe合规性体系中的角色
PCIe合规性测试（Compliance Test）分为很多类：电气测试、协议测试、互操作性测试、配置空间测试等。其中电气测试又分为发送端测试（Tx Test）和接收端测试（Rx Test）。Polling.Compliance主要用于发送端测试：被测设备（DUT）进入该状态后，它的发送链路会输出一个特定序列，测试设备采集这个信号，分析眼图是否满足规范要求，比如Gen3 8GT/s下的眼高、眼宽、抖动容限等。
理解这一点很重要，因为后续所有pattern生成、参数设置的讨论，目的只有一个：让你的设备稳定地、可重复地进入Polling.Compliance，并且发出的pattern符合PCIe Base Spec对应章节的要求。这不仅是做认证测试必需的，也是你自己做信号完整性调试时的有效工具——我经常用这种模式快速确认板卡某个通道的Tx信号是否正常，比跑完整测试流程省时间得多。
1.3 为什么很多人在Polling.Compliance上栽跟头
说实话，这个状态本身不复杂，但会有很多“看似无关”的因素导致你进不去、出不来或者pattern不对。例如：
- 硬件上，进入Compliance模式的引脚或寄存器没有正确配置；
- 固件里，LTSSM被某段代码强制干预，跳过了这个分支；
- 测试环境上，链路对端（测试夹具或另一块板卡）也发送TS1，导致状态机被带偏；
- 工具链上，逻辑分析仪或示波器触发的pattern设置错了，看起来像是没生成。
这些我在后面的章节里会一条一条展开。我的总体建议是：先把状态机的转移条件精确背下来，再去做寄存器配置和硬件检查，否则你会一直在试错循环里出不来。
2. 进入Polling.Compliance的三条路径：原理、配置与触发条件
2.1 路径一：通过Link Control 2寄存器强制进入
这是最常见的做法，适合软件可控的Root Complex或Endpoint设备。PCIe Capability Structure里有一个Link Control 2寄存器（在PCIe Capability结构中的偏移约为0x20），它的bit 0就是Enter Compliance位。你把它置1，然后触发一次链路重训练，状态机在进入Polling阶段时检测到这个位，就会从Polling.Active直接跳转到Polling.Compliance。
操作上大致是这几步：
- 读取PCIe Capability结构，找到Link Control 2寄存器；
- 将Enter Compliance位（bit 0）写入1；
- 触发链路重训练，可以把Link Control寄存器中的Retrain Link位（bit 6）置1，也可以直接做一次软件复位（根据平台不同，方式有差异）；
- 等待状态机进入Polling.Compliance并输出pattern。
这里有个细节需要注意：对于PCIe Gen3及以上的速率，进入Compliance模式后发送哪个速率的pattern，取决于Link Control 2寄存器里的Target Link Speed字段（bit 6:4）。如果你想测试Gen3 8GT/s的发送端指标，就得先把Target Link Speed设为对应的速率，再进入Compliance模式，否则设备可能在Gen1或Gen2速率下输出pattern，白测一场。
2.2 路径二：通过硬件引脚触发
有些设备支持通过特定硬件引脚组合来进入Polling.Compliance，这种方式在做研发调试时特别有用，因为不需要任何软件参与，板卡上电后拨几个开关就能进入。具体引脚定义因芯片而异，常见的有PERST#与某个专用测试引脚的时序组合，也有芯片保留的TM（Test Mode）引脚。
如果你在做与自己芯片配套的测试工装，建议把这条路径优先实现。因为在软件开发早期，寄存器配置可能还没验证，但硬件上电进Compliance模式就能提前开始信号测量，等固件跑通了再改用寄存器方式，两边并行能节省大量时间。
2.3 路径三：协议层触发
协议层触发更多是测试仪器（比如协议分析仪）用来强制DUT进入Compliance模式的方式。原理上，是让对端发送带有特定标记的TS1序列，DUT在Polling状态中识别到这个标记，就会跳转到Polling.Compliance。这种方式在自动化测试机台上比较常用，因为不需要改DUT的寄存器，只需要配置测试仪即可。
不过我这里要说一句实话：协议层触发在实际使用中灵活性最好，但实现的坑也不少，比如TS1里那个标志位与速率协商的关系在不同PCIe版本里有差异，Gen1/2时代的逻辑放到Gen3/4上不一定适用。后面讲到实测避坑时我会再提。
2.4 进入Polling.Compliance后，子状态机到底怎么工作
这个我建议每个做调试的人都先看懂。Polling.Compliance并不是一个静止状态，它同样有内部流转：
- 进入Polling.Compliance后，设备首先会连续发送TS1序列，发送的数量和格式遵循规范要求，通常是以特定的周期重复。
- 如果满足某些条件（具体看规范里定义的计数器），设备可以从TS1切换到发送compliance pattern。
- 如果对端发来了某些特定的TS1/TS2，或者本地检测到某个条件，状态机也可以跳出Compliance模式，回到正常的Polling.Active等其他状态。
很多工程师只关心“能不能发出pattern”，但不关心“发出的pattern是TS1还是compliance pattern”。这会导致一个很典型的问题：示波器上明明抓到了信号，但对照规范一看，发现抓到的全是TS1序列，根本没进到真正的compliance pattern阶段。所以调试时建议同时监控LTSSM状态（通过调试总线或逻辑分析仪）和实际发送的码型（用示波器解码），两边对得上才能确认真的进入了正确的子状态。
我在实测中发现，某些PCIe控制器IP在进入Polling.Compliance后，默认会先发一段时间TS1，再切到compliance pattern，这个切换时机和次数是可以通过寄存器或配置参数调整的。如果你是做FPGA原型验证，这个参数调起来比较方便；如果是集成第三方IP的ASIC，可能需要咨询IP厂商拿对应的配置说明。
3. 特殊pattern生成的核心逻辑与参数配置
3.1 “特殊pattern”到底指的是什么
标题里说的“特殊pattern”，严格来说分两种场景：
- 场景A：让设备进入Polling.Compliance，此时设备发送的是TS1序列（包含链路号、速率ID等字段）。
- 场景B：设备进入Polling.Compliance后，进一步发送compliance pattern。这个pattern通常是周期性重复的特定码型，用于测量眼图等电气参数。
很多中文资料里把这两种情况混在一起说，导致很多人以为“特殊pattern生成”就是指发送TS1。其实在做发送端电气一致性测试时，真正需要采集的是compliance pattern，因为TS1长度有限、载荷固定，无法像compliance pattern那样充分激励发送端的所有翻转模式。不同PCIe速率下compliance pattern的定义也不同：Gen1/2用的是8b/10b编码下的特定符号序列，Gen3及以上用128b/130b编码下的特定数据序列。你必须在正确的时间窗口抓到正确的码型，才算拿到了可测的信号。
3.2 生成路径一：DUT内部LTSSM自动生成
大部分商用PCIe控制器/PHY都内置了进入Compliance模式后自动生成pattern的能力。你只需要设置好速率和控制位，剩下的交给硬件。这条路适合集成度高、不需要自己设计链路层的场景。
自动生成时，控制器可能会让你选几种pattern之一，比如：
- Compliance Pattern（面向Tx电气测试的基础pattern）
- Modified Compliance Pattern（带更多翻转的变体，对于特定测试项更有用）
- 其他厂商自定义pattern（用于调试，不用于正式认证）
选择哪种pattern，取决于你的测试目的。如果只是快速看信号质量，默认的Compliance Pattern基本够用；如果要做严格的抖动分解或眼图模板测试，建议试一下Modified Compliance Pattern，有些信号完整性问题在默认pattern下不明显，换Modified后就会暴露。
3.3 生成路径二：通过协议测试仪或码型发生器外部注入
这种方法适合DUT本身不具备灵活pattern生成能力，或者你需要注入一些自定义的、不符合规范默认定义的码型来测试接收端或做故障注入。这时你会用到支持PCIe协议层控制的码型发生器（误码仪）或协议分析仪。
步骤通常是：
- 配置测试仪的工作模式为Tx Pattern Generator；
- 选择或自定义待注入的pattern，可以手动输入字节序列，也可以导入标准pattern文件；
- 设置触发方式，一般用DUT进入Polling.Compliance后输出的TS1作为同步触发；
- 采集DUT的实际响应，分析是否按预期工作。
这种做法的优势是灵活，坏处是需要额外设备，而且设备与DUT之间的同步如果没做好，很容易出现触发不稳定、pattern错位的问题。
3.4 寄存器配置实例：快速进入Compliance模式
以一个比较典型的PCIe EP设备为例（具体寄存器偏移会根据IP有差异，但原理通用），我通常会这样配：
- 配置空间基地址 + PCIe Capability Offset，找到Link Control 2寄存器；
- 把bit 0（Enter Compliance）写1；
- 如果测Gen3，把bit 6:4（Target Link Speed）设为0b010（对应8.0 GT/s）；
- 在Link Control寄存器里把Retrain Link置1，或者通过复位操作触发重训练；
- 等一小段时间（几十毫秒量级），读取Link Status寄存器，确认LTSSM状态处于Compliance或能看到对应状态位。
有一类芯片是允许在运行状态下直接切换进Compliance的，但如果你的系统对时序要求很严格，一定要先看芯片手册里有没有提到进入Compliance后对系统其他部分的影响（比如DMA、中断是否会被挂起）。我遇到过一种情况：在跑压力测试时直接切Compliance，主控端直接卡死，后面改成先停业务再进Compliance才稳定。
3.5 参数速查参考
我把一些常用的关键参数整理成表格，方便参考：
| 参数项 | 典型值/配置 | 说明 |
|---|---|---|
| Enter Compliance | 1 | 使能进入Polling.Compliance |
| Target Link Speed | 0b001（Gen1）/0b010（Gen2）/0b011（Gen3） | 决定输出pattern的速率 |
| Retrain Link | 1触发 | 触发链路重训练 |
| Compliance SOS | 视芯片而定 | 控制是否发送Skip/OS序列 |
| TS1数量 | 规范定义（通常为特定计数） | 决定进入pattern前的TS1时长 |
| Pattern类型 | Compliance Pattern / Modified Compliance Pattern | 视测试项选择 |
这组参数不是所有芯片都完全一致，但整体思路是通用的。调试时建议先固定用一组最保守的参数（Gen1速率、默认Compliance Pattern）跑通链路，再逐步切换高速率和复杂pattern，这样出问题时容易定位。
4. 实测避坑实录：进不去、不稳定、测不对的排查清单
4.1 难进Polling.Compliance，先查这五件事
很多人的第一个问题是：寄存器都写对了，但设备就是不进Polling.Compliance。按照我踩坑的优先级，依次检查：
- 第一，确认PCIe Capability Offset对不对，很多代码复用的时候从错误的位置读了Link Control 2，写了个寂寞；
- 第二，确认触发重训练后设备没有因为其他逻辑把Enter Compliance位清掉。有些固件在重训练的开始阶段会初始化PCS/MAC，顺带把控制寄存器恢复默认值；
- 第三，确认对端（或者夹具）没有持续发送TS1把你拉回正常训练流程。这里需要区分是设备自己不进Compliance，还是进了之后被对端打断；
- 第四，确认硬件测试引脚没短路，对于依靠硬件路径进Compliance的设备，一个小电阻虚焊就能导致配置失败；
- 第五，确认你观察状态的工具没有看错，LTSSM状态的读取时序很关键，建议配合协议分析仪一起看，不要只依赖某一位状态位。
4.2 进了Polling.Compliance但抓不到有效pattern，多半是窗口问题
抓到TS1但没抓到compliance pattern，是最容易被忽视的问题。原因前面提过：设备可能会在TS1和compliance pattern之间切换，你要把示波器的触发设置成只对compliance pattern的特征码触发，而不是见信号就采。另一个常见原因是采集窗口太短，等示波器真正进入单次采集时，pattern已经切换到别的内容了。
我的做法是：示波器用“重复触发+解码”模式，先确认哪一段是compliance pattern，再缩小时间窗做精确采集。先把pattern的大致时间位置定位出来，然后用触发延迟捕获后面的稳定段。这样反复几次，就能把准确的pattern抓稳。
4.3 速率相关pattern差异，Gen3和Gen1/2完全是两回事
用Gen1时代的经验去套Gen3，是另一个高频坑。Gen1/2的compliance pattern基于8b/10b编码，而且进入方式比较固定；Gen3及以上是128b/130b编码，包含了数据加扰机制，pattern的结构完全不同。即便你只是想在Gen3下测个快速眼图，也得确认设备是否真的以8GT/s速率输出了pattern，测试仪是否配置了对应的检测模式。
另外，不同PCIe版本里polling.compliance相关的位定义可能有调整。以我接触过的SoC为例，同样叫“Compliance SOS”的位，在不同版本的控制器里含义不完全一样。拿到新平台的第一个动作，永远是去翻对应版本的寄存器手册，别凭老经验硬套。
4.4 常见问题速查表
| 问题现象 | 排查方法 | 解决方案 |
|---|---|---|
| Enter Compliance写1后无效果 | 检查寄存器偏移、固件是否清位 | 正确使能后重新触发重训练 |
| 进入后立即跳回正常训练 | 检查对端TS1、夹具是否误触发 | 断开对端或配置测试仪不回复TS1 |
| 示波器只抓到TS1 | 触发窗口设置不对 | 按compliance pattern特征码触发 |
| Gen3下无输出pattern | 检查Target Link Speed设置 | 正确设置8GT/s速率并重新进入 |
| 弹性缓冲/时钟恢复报错 | 检查参考时钟供给、PLL锁定状态 | 确保参考时钟干净稳定 |
| pattern时序抖动过大 | 检查电源噪声、地弹 | 优化供电去耦，确认测试环境接地 |
4.5 两个值得养成的调试习惯
第一个习惯是“留一个固定的扳机”。我调试时会在固件里留一个调试GPIO，进入Polling.Compliance之后立刻拉高，方便示波器触发。这个习惯帮我省了无数时间，一上电就知道设备有没有进到指定状态，不用抓包慢慢翻。
第二个习惯是“从Gen1开始跑通再往上加”。不管你的目标是Gen4还是Gen5，第一次验证Compliance功能时，先用Gen1跑通全链路（进入、出pattern、切换退出、再进入），确认环境和流程没问题，再切到高倍速率。高速下排查问题的变量太多，如果Gen1都跑不通，你根本分不清是逻辑问题还是信号问题。
5. 针对不同测试场景的配置建议
5.1 研发调试阶段的低配方案
研发阶段不一定要上全套合规性测试仪，你可以用普通的示波器加协议分析仪做初步验证。配置上建议：
- 速率先用Gen1/Gen2，调试难度低；
- pattern类型先用默认的Compliance Pattern，信号质量基本能说明问题；
- 触发方式用示波器的码型触发功能，触发词的字节序列与pattern里的特征字段对齐。
这个方法虽然不能替代正式合规性测试，但能帮你及早发现发送端的大问题，比如焊接不良、阻抗失配、电源纹波过高导致的眼图塌陷，省得把问题带到认证测试阶段再去返工。
5.2 正式认证测试时与测试仪配合的要点
正式做PCIe合规性测试时，通常会把DUT接入到一个自动化测试环境，由测试仪控制进入Compliance状态并采集信号。这个时候我建议重点确认三点：
- 测试仪与DUT之间的参考时钟是否同源。如果两边时钟差异过大，会导致pattern同步困难；
- 测试夹具的信号损耗是否符合规范要求。夹具的S参数是否在预期范围内，直接影响到眼图模板测试是否通过；
- DUT进入Compliance状态时的速率是否满足测试计划要求，特别是需要跨速率测试时，要确认目标速率协商正确。
5.3 多通道设备的额外注意点
如果你的设备是多通道（x4/x8/x16），每个通道都需要单独测量，但进入Compliance状态时是所有通道一起进入的。这会带来一个问题：某个通道如果信号质量差，可能导致状态机在训练过程中因为该通道的接收端问题发生跳变，影响其他通道的pattern输出。
建议先单独检查每个通道的信号质量，确保所有通道都能稳定工作，再整组进入Compliance状态测试。另外，lane-to-lane的skew也是多通道场景下需要重点观察的指标，pattern生成过程中要保证各通道之间的时序对齐在规范允许范围内。
6. 测试环境搭建与仪器选择的经验之谈
6.1 示波器带宽和采样率的最低要求
做PCIe Tx测试，示波器带宽不能省。Gen3 8GT/s的信号基频在4GHz附近，但谐波分量更丰富，建议带宽不低于13GHz，采样率不低于40GS/s。如果测Gen4 16GT/s，带宽需要25GHz甚至更高，这个钱确实省不了，很多实验室一次认证测试不过的原因就是设备带宽不够，测出来的眼图本身就失真。
6.2 测试夹具与转接板的影响
转接板（Interposer）或测试夹具的长度、过孔、连接器质量都会影响高频信号完整性。在合规性测试中，夹具本身的损耗和反射要尽量小，最好选用与测试标准配套的夹具。这一点不太容易被人注意，但它对测试结果的影响非常大——我之前遇到过一副看起来很精美的转接板，插损比标准夹具大了近一倍，测出来眼图永远过不了模板，换夹具后完全正常。
6.3 环境干扰与接地
高频测试对环境要求其实不低，特别是抖动测量时，电源纹波、地弹、辐射干扰都会叠加进测试结果。建议测试时把设备和平时的开关电源拉开距离，避免使用长飞线接地，尽量用铜柱和接地平面直接接触。基站设备、变频器附近尽量不要测试，实测中发现这种环境下的抖动测试结果会比其他环境高出不少。
7. 几个特殊的工程场景与应对策略
7.1 使用FPGA实现PCIe控制器时的注意点
FPGA原型的灵活性很高，很多参数可以现场改，但这也带来一个问题：同一个RTL在不同编译版本下，state machine的综合结果可能不一样，导致跨版本时行为变化。我在FPGA里实现PCIe控制器时，一般会在RTL里加一个状态观测寄存器，把LTSSM当前状态实时映射到某个可读寄存器，这样调试Polling.Compliance时能直接看到状态跳转的每一步。
如果你在FPGA里也遇到了“按寄存器配置了但不进Compliance”的问题，可以先检查RTL里有没有对LTSSM状态路径做了剪裁，有些设计为了省资源会把某些非必要路径优化掉，结果把Compliance分支也修剪了。
7.2 不同芯片厂商实现差异
不同厂商（这里泛指Intel、AMD、NXP、Broadcom等）的PCIe控制器对Polling.Compliance的支持方式有差异。有的把Enter Compliance放在通用寄存器里，有的放在厂商私有寄存器里，还有的需要通过Sideband信号进入。动手之前一定要把厂商的参考手册读透，尤其是“Link Control 2寄存器”以后的私有扩展部分。我之前用过一个厂商的控制器，虽然报告里写着支持Compliance模式，但实际需要额外设置一个厂商私有bit，手册藏在附录里，不仔细翻根本找不到。
7.3 与其他测试项（比如热插拔、SRIS）组合时的冲突
SRIS（Separate Reference Clock with Independent Spread）架构下，进入Compliance模式时要注意参考时钟的展频设置。如果展频没有关闭或设置得不匹配，测出来的频率偏移会超标，误以为设备有问题。热插拔场景下，如果先插卡再上电和先上电再插卡，进入Compliance的时序也不一定一样，建议在测试规范要求的标准条件下复测一遍。
8. 一点个人心得
做PCIe合规性测试这些年，我的感受是：Polling.Compliance这个状态本身不难，难的是你的设计能不能在各种条件下都稳定地进出这个状态。建议每个做PCIe设备的人，都在设计阶段就主动考虑测试需求，把进入Compliance可用的寄存器和引脚位置文档化，别等认证测试时才临时想办法。还有一个就是别怕在Gen1上反复练手，基础速率下把状态机搞透，后面高速率只是参数变化的问题。
我自己每次拿到新板卡，第一件事就是先让它跑进Polling.Compliance，用示波器看一遍各个通道的基本眼图和频率，确认物理层大致健康了，再去做上层驱动和协议调试。这些小习惯不一定能帮你省下认证费用，但绝对能帮你减少返工次数。项目多的兄弟应该都懂，测试工程师最烦的不是测试项多，而是设备不配合。把Polling.Compliance这条链路摸透，至少能让测试环境先稳定下来，剩下的事就好办多了。
