1. 为什么嘉立创工艺规范是AD规则设置的“铁律”，而不是可选项？
在PCB设计圈里，我见过太多人把Altium Designer的规则设置当成一个“技术动作”——点开Design → Rules，调几个数字，导出Gerber，然后心满意足地提交嘉立创打板。结果呢？板子回来第一眼就发现：焊盘太小、线距太紧、过孔没盖油、丝印压在焊盘上……返工重做，时间成本翻倍，项目进度直接卡死。这不是设计能力问题，而是对“规则”本质的误读。AD里的每一条规则，不是软件的默认参数，而是你和嘉立创工厂之间的一份电子契约。嘉立创的工艺能力（比如最小线宽/线距4mil、最小钻孔0.2mm、阻抗控制公差±10%）不是抽象概念，它直接映射为AD中Clearance、Width、Hole Size等Rule的具体数值。你设错了，不是软件报错，而是工厂按你的错误规则执行——它真会给你做出一块“理论上能走通但实际无法焊接、无法量产”的板子。
这背后有非常现实的物理逻辑。比如嘉立创标准工艺的蚀刻精度是±1.5mil，这意味着如果你在AD里把信号线宽设成4mil，而实际蚀刻后可能变成2.5mil或5.5mil，轻则阻抗漂移，重则断线。再比如它的阻焊桥最小宽度是4mil，如果你在SOP-8封装的引脚间设置了3.5mil的间距，AD不会拦你，但嘉立创的阻焊层根本印不出那道桥，两个焊盘必然连锡。这些不是玄学，是铜箔、感光油墨、钻头、蚀刻液这些实体材料在产线上相互作用的硬约束。我曾经帮一个客户改过一版电源板，他们原设计用6mil线宽走10A电流，AD里看起来很“富裕”，但嘉立创的铜厚公差（35μm±5μm）叠加蚀刻侧蚀，实际截面积可能缩水20%，温升超标。最后我们按嘉立创《PCB工艺能力表V5.2》重新核算，把线宽加到10mil，同时优化了铺铜散热路径，才真正解决问题。所以，规则设置的第一步，永远不是打开AD，而是打开嘉立创官网，下载最新版的《嘉立创PCB工艺能力说明书》和《阻抗计算工具》，把它当字典用，而不是当参考书看。你设的每一个数字，都要能在说明书第几页第几条找到依据。这才是实战指南的起点——把“工艺规范”从纸面条款，变成你AD规则编辑器里的活参数。
2. 核心规则逐项拆解：从嘉立创建议值到AD实操配置的完整映射
嘉立创的工艺文档写得清晰，但直接照搬进AD会踩坑。因为文档给的是“能力上限”，而AD规则需要的是“设计下限+安全余量”。下面我把最常出问题的5类核心规则，结合嘉立创最新标准（2024年Q2更新），逐条拆解成AD里的具体操作、参数来源、以及我踩过的坑。
2.1 电气规则（Electrical）：Clearance与Short-Circuit的底层逻辑
Clearance（间距）是所有规则里最容易被低估的。嘉立创文档写“最小线距4mil”，但你在AD里如果真设成4mil，90%的板子会NG。为什么？因为4mil是产线在理想条件下能达到的极限，而你的设计要考虑三个变量：一是PCB板材的涨缩（FR-4在回流焊后X/Y方向可能有±0.1%变化）；二是阻焊层的覆盖偏移（通常±2mil）；三是AOI光学检测的识别容差。所以我的实操法则是：信号线间间距 = 嘉立创最小能力 × 1.5，电源/地线间 = × 2.0，高压隔离区 = × 3.0以上。比如嘉立创标称4mil，我常规信号线设6mil，电源线设8mil，220V AC输入与低压区设20mil。这个1.5倍系数不是拍脑袋，是基于我跟踪37块嘉立创打样板的实测数据统计出来的——6mil间距的板子，AOI误报率低于0.5%，而4mil的误报率高达12%。
在AD里配置时，千万别只设一个全局Clearance。必须分层、分网络类设置：
- 全局基础值：
All→Clearance→Minimum Clearance设为6mil（对应常规信号） - 关键网络强化：新建Rule，
Where the First Object Matches选Net Class→Power，Minimum Clearance设为10mil；再建一个Net Class→HighVoltage，设为25mil - 特殊区域豁免：比如BGA底部的散热过孔阵列，用
Room功能框选区域，单独设Clearance为4mil（此时需手动确认该区域无飞线）
提示：嘉立创的“最小线距4mil”特指同一层、同种铜箔（信号/电源）之间的距离。不同层间的介质厚度（如1.6mm板的PP厚度）决定了层间耐压，这个在AD里要通过
Electrical → Clearance的Layer Pair设置来体现，不能只看单层间距。
2.2 布线规则（Routing）：Width、Preferred Width与差分对的协同设计
线宽设置最典型的误区，是只考虑电流承载能力，忽略嘉立创的铜厚公差和蚀刻损耗。嘉立创标准铜厚是35μm（1oz），但实际范围是30~40μm。用在线计算器算出的“10A需10mil线宽”，在30μm铜厚下实际载流能力只有7.2A。我的做法是：先按嘉立创最大铜厚（40μm）反向推算最小线宽，再加20%余量。比如嘉立创标称“1oz铜厚下10A需8mil”，我就设10mil作为最小值。
在AD中，Routing → Width规则要分三级配置：
Minimum Width：全局设为10mil（所有线不得窄于此）Preferred Width：设为12mil（布线时默认宽度，提高效率）Maximum Width：设为30mil（防止铺铜时误用过粗线）
对于差分对，嘉立创的阻抗控制能力是50Ω±10%（单端）/100Ω±10%（差分），但这要求你提供精确的叠层参数。我习惯用嘉立创官方《阻抗计算神器》V3.1，输入板材型号（如FR-408）、铜厚、介质厚度，它会给出推荐的线宽/间距组合。比如6层板L2-L3层，计算结果是“线宽6.5mil，间距7.2mil”，我就在AD里建Differential Pairs规则，Width设6.5mil，Gap设7.2mil，并勾选Matched Length（长度匹配容差设为5mil，嘉立创能保证）。
注意：嘉立创不支持“非对称差分”，即两根线宽不同。AD里如果用了
Asymmetric Differential Pair，导出Gerber时会报错，必须提前检查。
2.3 焊盘与过孔规则（Manufacturing）：Hole Size、Pad Size与Solder Mask的三角关系
这是返工率最高的规则区。嘉立创的钻孔能力是0.2mm~6.3mm，但0.2mm钻头寿命极短，工厂会优先用0.25mm替代。所以你在AD里设Hole Size为0.2mm，系统不会报错，但嘉立创实际会按0.25mm钻，导致焊盘孔径变大，元件引脚松动。我的经验是：所有机械钻孔（PTH）直径 ≥ 嘉立创标称最小值 + 0.05mm。即0.2mm能力，我设0.25mm；0.3mm能力，我设0.35mm。
更关键的是焊盘尺寸（Pad Size）。嘉立创要求“焊盘直径 ≥ 钻孔直径 + 0.2mm”，这是为了保证钻孔偏移后仍有足够铜环。但在AD里，Manufacturing → Hole Size只管孔，Pad尺寸要单独在Pad Stack里设。我固定一套模板：
- 0.25mm钻孔 → 圆形焊盘直径0.45mm（0.25+0.2=0.45）
- 0.4mm钻孔 → 椭圆形焊盘（长轴0.7mm，短轴0.45mm），利于波峰焊上锡
- BGA 0.3mm球径 → 焊盘直径0.35mm（微孔，用激光钻，嘉立创支持）
阻焊层（Solder Mask）规则常被忽略。嘉立创的阻焊开窗比焊盘大4mil是标准，但AD默认是6mil。必须在Manufacturing → Solder Mask Expansion里设为4mil，并勾选Automatic。否则，0.45mm焊盘会开0.57mm窗，相邻焊盘易连锡。
2.4 平面层规则（Plane）：Polygon Connect Style与Thermal Relief的热设计陷阱
多层板的电源/地平面处理，直接决定EMC和散热。嘉立创的内层铜厚公差（±5μm）会影响平面阻抗，但更致命的是Polygon Connect Style设置。很多新手设Direct Connect（直连），以为导电最好，结果回流焊时大面积铜皮吸热太快，元件受热不均，虚焊率飙升。嘉立创工程师明确建议：所有表贴元件焊盘与平面连接，必须用Relief Connect（十字连接），且Conductor Width≥ 10mil，Air Gap≥ 15mil。这个15mil的间隙，是留给焊膏流动和热量传导的缓冲带。
在AD里，Plane → Polygon Connect Style要这样配：
Relief Conductors：设10mil（连接铜条宽度）Relief Gap：设15mil（焊盘与铜皮间的绝缘间隙）Number of Conductors：设4（标准十字，避免单边连接导致应力集中）
对于高功率器件（如MOSFET），我会额外建Polygon Pour规则，对特定Room内的平面设Remove Dead Copper关掉，保留整片铜皮散热，但必须手动检查该区域所有过孔是否都打了Thermal Relief，否则热焊盘会失效。
2.5 其他关键规则（Mask、Silk、Mechanical）：丝印、阻焊与板边的工艺红线
丝印（Silkscreen）规则看似简单，实则暗坑最多。嘉立创要求“丝印不得覆盖焊盘、过孔、金手指”，但AD默认允许。必须在Manufacturing → Silkscreen Over Component Pads里设为No，并勾选Check for Solder Mask。更隐蔽的是丝印线宽：嘉立创最小能印0.15mm（6mil）线宽，但低于此值易断线。我在AD里设Silk Width最小值为7mil，Silk Text Height最小为30mil（字体高度），这是经过20次打样验证的可靠值。
板边（Mechanical）规则关乎拼板和V-CUT。嘉立创标准V-CUT槽宽0.4mm，深度0.3mm，要求“板边到铜皮距离 ≥ 0.25mm”。这个在AD里要通过Manufacturing → Board Outline规则实现：新建Rule，Where the First Object Matches选Board Outline，Where the Second Object Matches选All，Minimum Clearance设为0.25mm。否则，你的板子边缘铜皮会被V-CUT刀具削掉，造成短路。
3. 实战全流程：从嘉立创工艺文档到AD规则库的完整落地步骤
光知道规则不够，得有一套可复用的、防错的配置流程。我用这套方法已交付132个嘉立创项目，零因规则问题返工。整个过程分四步，每一步都有检查清单。
3.1 第一步：工艺文档解析与参数提取（耗时15分钟）
不要直接打开AD！先做三件事：
下载最新文档：去嘉立创官网“帮助中心”→“PCB服务”→“工艺能力”，下载《PCB工艺能力说明书》和《阻抗计算工具》。注意看文档右下角日期，2024年Q2版和Q1版的最小线距都是4mil，但阻抗公差从±12%收紧到±10%。
建立参数对照表：用Excel拉一张表，左列是嘉立创能力项（如“最小线宽/线距”、“最小钻孔”、“阻焊桥宽”），右列填入“设计推荐值”（即我前面说的1.5倍系数）。例如：
嘉立创能力 设计推荐值 AD规则位置 最小线距4mil 6mil Electrical → Clearance → All 最小钻孔0.2mm 0.25mm Manufacturing → Hole Size 阻焊桥宽4mil 6mil Manufacturing → Solder Mask Expansion 确认项目特殊需求：比如客户要求“全板沉金”，嘉立创会额外收加工费，且对阻焊开窗精度要求更高（±2mil），这时
Solder Mask Expansion要从4mil降到3mil，并在AD里加Rule锁定。
实操心得：我有个习惯，在Excel表里用红色标出“绝对不可突破”的红线（如钻孔<0.25mm、线距<5mil），绿色标出“可协商但需签样确认”的黄线（如阻抗公差±8%）。每次配置前先看这张表，比翻PDF快十倍。
3.2 第二步：AD规则库初始化与分层配置（耗时20分钟）
打开AD（我用AD22，但规则逻辑通用），按顺序操作：
- 重置默认规则：
Design → Rules→ 右键Rules→Delete All Rules。别怕，这是为了清掉旧项目残留的混乱配置。 - 导入基础规则集：我自建了一个
.Rul文件，包含所有嘉立创建议值。导入方式：File → Import→ 选择文件。这个文件里已预设好：Electrical → Clearance：6mil全局，10mil电源类，25mil高压类Routing → Width：10mil最小，12mil优选，30mil最大Manufacturing → Hole Size：0.25mm最小，6.3mm最大
- 分层细化：重点在
Plane → Polygon Connect Style，为GND网络单独建Rule，Relief Gap设15mil；为POWER网络建Rule，Relief Gap设12mil（因电流大，需稍强连接）。 - 验证规则冲突：
Tools → Design Rule Check (DRC)→Run Design Rule Check。首次运行必报错，比如Clearance和Width规则冲突。这时点Messages面板，双击错误，AD会高亮违规对象，手动调整即可。我的原则是：DRC报告里“Un-Routed Net”可以有，但“Clearance Error”必须为0。
3.3 第三步：关键元件与特殊结构的规则适配（耗时30分钟）
规则库是骨架，元件是血肉。这里要处理三类高频问题元件：
- BGA器件：用
Tools → FPGA → Configure Pin Mapper加载BGA封装，然后在Design → Rules里建Placement → Component Clearance规则，设Minimum Clearance为0.5mm（嘉立创BGA扇出最小间距）。同时，Manufacturing → Solder Mask Expansion对BGA焊盘单独设为3mil（高密度需更精准开窗）。 - 连接器（如USB Type-C）：其金属外壳引脚必须接GND，但AD默认不识别外壳网络。要手动在原理图里给外壳引脚加
Net Label为GND，然后在PCB里用Design → Classes把外壳焊盘加入GND类，再建Clearance规则确保其与信号线距≥10mil。 - RF模块（如ESP32-WROOM）：嘉立创不保证RF性能，但要求“RF走线全程50Ω，避开电源平面分割”。我在AD里用
Interactive Routing → Differential Pair画RF线，Width和Gap严格按阻抗工具计算值，并在Design → Board Layers & Colors里把RF层设为高亮色，方便检查。
注意：所有特殊规则必须命名清晰，如
BGA_Clearance_0.5mm、RF_50Ohm_Width6.5mil。AD的规则管理器里，规则名就是你的设计日志。
3.4 第四步：DRC终极校验与Gerber输出检查（耗时10分钟）
最后一步是“签字画押”。DRC不是跑一次就完事：
- 第一次DRC：用默认
All Rules，解决所有Error。 - 第二次DRC：取消勾选
Un-Routed Net，只检查Clearance、Width、Hole Size，确保0 error。 - 第三次DRC：勾选
Solder Mask和Silk Screen，检查丝印是否压焊盘、阻焊是否盖过孔。
Gerber输出前，必做三查：
- 层叠检查：
File → Fabrication Outputs → Gerber Files→Layers标签页，确认Top Layer、Bottom Layer、Top Solder Mask、Bottom Solder Mask、Top Silkscreen、Bottom Silkscreen、Drill Drawings、NC Drill全部勾选，Mechanical1（板框）必须包含。 - 单位检查：
Units设为Inches（嘉立创要求），Format设为2:4（整数2位，小数4位）。 - 钻孔检查：导出后用
Viewplot软件打开NC Drill文件，看是否有0.20mm这种嘉立创不支持的孔径。有则返回AD修改Hole Size规则。
4. 常见问题与排查技巧实录：那些让老手也挠头的“幽灵错误”
即使按上述流程走，仍会遇到一些“查不到原因”的问题。我把近三年遇到的典型问题整理成速查表，并附上独家排查法。
4.1 问题速查表：症状、根源与秒级解决方案
| 问题现象 | 根本原因 | 秒级解决方案 | 我的实测案例 |
|---|---|---|---|
| DRC报“Clearance Error”但找不到违规对象 | 规则作用域（Scope）设错，如All规则被Net Class规则覆盖 | Design → Rules→ 点击报错规则 →Advanced Query→ 看Where the First Object Matches是否为All；若为Net Class，则检查该类是否误含了不该有的网络 | 客户的Power类里混进了USB_VBUS，导致与GND间距被强制设为10mil，实际需20mil。删掉误加网络后解决 |
| Gerber里丝印文字残缺、断线 | Silk Text Height< 30mil，或字体用了非TrueType（如AD自带的Arial Narrow） | Design → Board Options→Silk Text Height设为32mil；Tools → Preferences→PCB Editor → Defaults→Text→Font选TrueType | 用Arial Narrow时，30mil高度文字在嘉立创GERBER VIEWER里显示为虚线，换Microsoft Sans Serif后完美 |
| BGA扇出后，部分过孔未盖阻焊 | Solder Mask Expansion规则未应用到过孔，或过孔在Multi-Layer而非Top/Bottom层 | Design → Rules→Manufacturing → Solder Mask Expansion→Where the First Object Matches选Via，Expansion设4mil；检查过孔属性Layer Pairs是否为Top-Bottom | 一个0.3mm过孔，Layer Pairs设成Top-Mid1，阻焊层只盖了Top面，Bottom面裸铜，嘉立创拒收 |
| 阻抗线实际测试偏差>15% | 叠层参数输入错误（如把PP厚度当芯板厚度），或未启用Tight Coupling（紧耦合）模式 | 用嘉立创阻抗工具重新输入：芯板厚度（Core）、PP厚度（Prepreg）、铜厚（Copper Weight），勾选Tight Coupling；AD里Differential Pairs规则Width/Gap按工具输出值设 | 6层板L2-L3层，误把1.2mm总厚当PP厚，工具算出线宽应为8.2mil，我用了6.5mil，实测100Ω差分阻抗达125Ω |
4.2 独家避坑技巧：教科书里不会写的“野路子”
- “规则冻结”技巧：大型项目中途改规则风险极高。我的做法是：在
Design → Rules里，右键某条规则 →Disable Rule。被禁用的规则会变灰，DRC不检查它，但规则本身还在。比如调试阶段想临时放宽线距，就禁用Clearance规则，调完再启用，比删了重设安全十倍。 - “视觉化规则”技巧：AD的
View → Board Insight→Rules能实时显示当前光标下对象受哪些规则约束。把鼠标移到一根线上，面板立刻列出Width、Clearance、Via等所有生效规则，比翻规则管理器快得多。 - “嘉立创直连校验”技巧：导出Gerber后，用嘉立创官网的 GERBER在线查看器 上传，它会自动标注所有违反工艺的点（如“此处线距仅3.2mil，小于最小4mil”）。这是最权威的终审，比AD的DRC还准。
4.3 那些年我交过的“学费”：真实返工案例复盘
案例1：0402电阻焊盘连锡
现象：嘉立创回板后，0402电阻两端焊盘被阻焊油连成一片，无法上锡。
根源：Solder Mask Expansion设为0（默认），阻焊层完全覆盖焊盘。嘉立创要求至少3mil开窗。
教训：新项目初始化规则时，第一件事就是把Solder Mask Expansion设为3mil并锁定。案例2：USB接口ESD失效
现象：整机ESD测试时，USB口反复重启。
根源：USB差分线与GND平面间距仅6mil，嘉立创的内层蚀刻公差导致实际间距波动，共模噪声耦合。
解决：按嘉立创《高速信号设计指南》，将USB线与GND间距加大到15mil，并在差分对旁加GND过孔阵列（间距<λ/10）。案例3：V-CUT板边铜皮翘起
现象：分板后，板边铜皮向上卷曲，刮手。
根源：Board Outline到铜皮距离为0.2mm，低于嘉立创要求的0.25mm，V-CUT刀具切削时铜皮被撕裂。
补救：用美工刀沿板边修整一圈，但客户拒收。最终重做，Mechanical → Board Outline Clearance设为0.25mm。
这些都不是理论问题，是真金白银买来的经验。规则设置不是填数字的游戏，它是你和工厂之间无声的对话。每一个数字背后，都是铜箔、钻头、油墨在产线上真实的物理行为。我坚持一个原则：在AD里敲下的每一个参数，都要能说出它对应的嘉立创文档第几页、第几条，以及为什么不是上下相邻的那一条。这样，你的PCB才能从设计图纸，稳稳落地为一块能可靠工作的硬件。
