1. 为什么一个USB3.0口值得单独做一致性测试
USB3.0一致性测试这个词，第一次听到的人往往以为是把线插上去跑个测速软件，看能不能到 400MB/s 就完事了。真做过一轮完整测试的人都知道，测速软件只反映"能不能通"，而一致性测试回答的是"在规范允许的最坏情况下，它还能不能通"。这两件事差得很远。
我手头最近在折腾一台 RK3566 的桌面安卓小主机，8 寸 1280×800 屏，4+128GB 配置，接口给的是一个 USB3.0 加一个 USB2.0。这类设备的定位就是便宜、够用、能刷机折腾。但越是这种成本敏感的产品，USB3.0 的物理层越容易出问题：板子层数少、走线拐弯多、连接器选得便宜、共模电感随手一放，最后出来眼图一塌糊涂。你在桌面上插个 U 盘拷电影没问题，因为常温常压加短线的裕量足够大；可一旦接长线、接 Hub、接扩展坞，或者遇到温度漂移，掉盘、重连、识别成 USB2.0 就全来了。
一致性测试就是把这种"看运气"的事情变成"看数据"的事情。它是围绕 5Gbps 这个超高速链路，用示波器、误码仪、网络分析仪加上官方认可的夹具和软件，逐条对照规范里的电气限值，最后得出一份能不能过、余量有多少的报告。适合读这篇的人大概有三类：做硬件和 SI 的工程师，需要知道测什么、怎么测、哪里最容易翻车；做整机测试和认证的同事，需要理清流程和取舍；还有就是像我这种喜欢拿开发板和小主机自己折腾的人，想搞明白为什么同样标着 USB3.0，有的口稳如磐石，有的口插上就掉。
下面我按实际做一轮测试的顺序来拆，从设备准备、发送端、接收端，一直讲到落到真实产品上的脚位和排查。文中涉及的具体数值我都会标明来源等级，规范限值请始终以最新版规范文本和官方分析软件内置的限值文件为准，我给的更多是工程上的常见做法和实测量级。
1.1 5Gbps 与 200ps 的 UI：难度是从哪里开始的
USB3.0 的 SuperSpeed 速率是 5Gbps，采用 8b/10b 编码，也就是说线路上真正跑的符号率是 5G 符号每秒，每个符号对应 1 个 UI，等于 200ps。200ps 是什么概念？光在真空里跑 6 厘米的时间。你的 PCB 走线上一个过孔、一段 stub、一个连接器的引脚电感，都可能在这个时间尺度上产生可观的反射和损耗。
再往下看频谱。5Gbps 的 8b/10b 信号基频是 2.5GHz，能量主要集中在 2.5GHz 附近，但眼图模板和抖动分析需要看到高次谐波，行业里常规做法是按基频的 5 次谐波来估算所需带宽，也就是 12.5GHz 起步，实际仪器选型一般落在 13GHz 甚至更高。这跟 USB2.0 高速模式 480Mbps 时代完全不是一个量级，那会儿 1GHz 带宽的示波器就能干活。
还有一个容易被忽略的点：USB3.0 用了扩频时钟，也就是 SSC，调制频率在 30kHz 到 33kHz 之间，向下扩展大约 5000ppm，也就是 0.5%。这个设计是为了压 EMI 峰值，但它同时给测试制造了一个大麻烦——你用来恢复时钟的环路必须能跟踪这个几十 kHz 的慢速漂移，否则 SSC 会被当成抖动算进去，明明信号很好，测出来抖动超标。这是新手最容易踩的第一个坑，后面我会细讲。
1.2 一致性测试到底测什么、报告给谁看
把测试项目列一遍，心里就有谱了。发送端这边主要看：眼图与模板、差分电压摆幅、上升下降时间、总抖动与抖动分解、SSC 调制轮廓、共模电压。接收端这边主要看：抖动容限、通道损耗下的误码率、回波损耗、差分阻抗。链路层和协议层还有 LFPS、链路训练、电源管理状态切换这些。
这些项目不是给同一个人看的。SI 工程师关心眼图余量和抖动预算，这是设计改版的直接依据；测试和认证的同事关心的是能不能拿到符合性测试报告；采购和产品经理关心的是这批货会不会因为一根便宜线材就退货。我在实际项目里最常见的场景是：实验室测出来眼图余量只剩百分之十几，产品经理说先发一批试试，结果三个月后客诉集中在"识别不了移动硬盘"，回头再改板，代价比当时改大十倍。
所以我的建议是，只要你的产品把 USB3.0 当卖点写进规格书，就别只跑测速软件。至少做一轮发送端眼图和抖动的摸底，有条件的把接收端容限也测了，这两项覆盖了绝大多数现场故障。
1.3 认证、互操作与量产良率之间的那条线
有些团队会走一个极端：认为只要送一次认证拿到证书就万事大吉。实际经验是，认证测的是送样那几台，量产才是真正的考验。同一版设计，换了连接器供应商、换了 PCB 厂的阻抗控制工艺、换了线材批次，眼图余量可以差出一大截。
更合理的做法是把一致性测试的思维带到量产里。比如把发送端眼图余量设一条内部红线，低于多少就拦截；把回波损耗作为来料检验项；把不同线材、不同 Hub、不同温度点做成一个组合测试矩阵，抽样跑。这样你不需要每台都测，但能保证批量的一致性不会突然崩掉。
提示：内部红线不要贴着规范限值定。经验上留出 20% 到 30% 的余量比较稳妥，因为你的测试环境、夹具和线缆本身也带着误差。
2. 开测之前先把家伙什清点清楚
真正动手之前，准备工作占了整个测试一半的时间。仪器没选对，夹具没搞明白，后面怎么测都是白搭。我把这一块拆成三件事：仪器、夹具和通道、被测设备的工作状态。
2.1 示波器的带宽、采样率和抖动底噪怎么定
先说带宽。前面提过 12.5GHz 这个量级，实际选型时有两个思路：一是选刚够用的 13GHz 机型，成本可控；二是往上选 16GHz 到 20GHz，把仪器自身对上升时间的劣化压到更低。带宽不足会直接吃掉眼图的高频分量，表现为眼高变小、上升时间变慢，你会误判成设计问题。
计算方式其实很简单。示波器的上升时间大约等于 0.35 除以带宽，13GHz 对应约 27ps 的固有上升时间。而 USB3.0 发送端信号的 20% 到 80% 过渡时间典型只有几十皮秒量级。两者做均方根合成，如果仪器本身 27ps，被测信号 50ps，测出来会变成大约 57ps，误差接近 15%。这个误差在模板余量本来就紧张的时候会直接影响结论。
采样率同样关键。200ps 一个 UI，想做出像样的眼图，每个 UI 至少要有 8 个采样点，那就需要 40GSa/s 起步。很多中端示波器标称 20GSa/s，做 USB3.0 的眼图就偏勉强，只能靠等效采样或者软件插值，数据处理时间会成倍增加。
第三个也是最容易被忽略的指标是抖动底噪。你要测的抖动预算量级在几十皮秒甚至更低，如果仪器自己的随机抖动底噪就有几百飞秒甚至更高，测出来的 RJ 里很大一部分是仪器贡献的。选型时可以看厂家给的固有抖动指标，低于 200fs RMS 的机型做这个测试会比较从容。
2.2 夹具、SMA 电缆和参考通道：最容易被忽视的损耗
一致性测试必须用官方认可的测试夹具。原因很简单：规范定义的测试点是在芯片引脚或者连接器参考面上，你不可能把探头直接怼到 BGA 球下面，所以必须通过一段精心设计的夹具把信号引出来，变成 SMA 接口再进仪器。这段夹具本身有损耗、有反射，所以规范同时定义了如何把它的影响去掉，也就是去嵌。
一套典型的 USB3.0 测试夹具包含发送端引出板、接收端测试板、参考通道板，还有配套的 SMA 电缆。SMA 电缆别随便找，频率到 5GHz 以上，劣质电缆的插损和相位一致性会明显影响高频测量结果。我吃过一次亏，实验室随手拿了两根旧电缆，测出来眼图两侧不对称，查了半天才发现是其中一根电缆的接头松了。
去嵌需要夹具的 S 参数文件，通常是 s2p 格式。测试软件在做眼图分析前会把这个文件读进去，把夹具的频响从测量结果里反算掉。这一步做错，结果会整体偏移，而且偏移方向不一定，可能让余量虚高，也可能让你白白改板。
注意：去嵌文件的参考面必须和实际测试点一致。换夹具不换文件、或者用同名但版本不同的文件，是实验室里非常常见的低级错误。
2.3 DUT 工作模式、码型与 100MHz 参考时钟
被测设备必须进入能持续发送合规码型的状态。USB3.0 定义了几种合规码型，比如 CP0 到 CP8 这一系列，分别用于不同的测试项目。眼图和抖动一般用连续的同符号或特定图案来激发最坏情况，接收端容限测试又会用到更接近真实数据的伪随机序列。
怎么让设备进入这个模式，是实际操作里最琐碎的一环。芯片厂商通常会提供测试模式进入方法，有的是写寄存器，有的是通过特定的 BOT 指令或者厂商工具切换。有的方案在进入测试模式后 USB2.0 部分会掉，导致你没法同时用软件控制它，需要提前规划好控制通道。
还有一件必须提前确认的事：100MHz 参考时钟。因为 SSC 的存在，做发送端测试时示波器不能靠自由运行的时钟恢复去猜，而应该从被测设备或同一时钟源取一个 100MHz 参考，让测量系统的跟踪环路跟着 SSC 一起漂。夹具上一般会留参考时钟的引出点。这一步做对了，SSC 就不会被算成抖动；做错了，你会看到抖动数据莫名其妙地大，而信号本身其实很干净。
3. 发送端（Tx）一致性测试逐项拆解
发送端测试是整个一致性测试里最常做、也最容易出问题的一块。我按测试点、眼图、抖动、SSC、软件处理这五个方面来拆。
3.1 TP1 与 TP2：测试点选择和去嵌
规范定义了两个关键的发送端测试参考点。TP1 靠近发送芯片的引脚，信号最"生"，眼图最漂亮；TP2 在连接器之后，经过了封装、走线和连接器，损耗和反射都会体现出来。规范会为这两个点分别定义眼图模板和抖动限值，TP1 的要求更严，因为它还没经过通道的"帮忙"。
实际操作里，绝大多数实验室做的是 TP2 或者等效的远端测试点，因为 TP1 需要芯片级探针，代价太高。既然测的是远端，就必须把测试夹具和电缆的损耗补偿回去，把参考面搬回规范定义的位置。这就是前面说的去嵌。
这里有个判断经验：如果你的眼图看起来"太完美"，先怀疑去嵌方向搞反了，或者根本没做去嵌。真实的 USB3.0 信号经过一段合理长度的走线和连接器之后，眼图一定是有明显损耗特征的，眼高会收缩，交叉点会漂移。太干净的结果往往意味着数据处理出了问题。
3.2 眼图模板测试的实操细节
眼图模板测试的核心动作是：采集足够多的 UI，把波形按 UI 折叠成眼图，然后看有没有任何一点落进模板的禁区，同时看眼图开口相对模板的余量有多大。
采集长度上，行业常见做法是至少 100 万个 UI，有些实验室为了把随机抖动的统计误差压下来，会跑到 1000 万个 UI。100 万 UI 在 5Gbps 下就是 0.2 毫秒有效数据，听起来很少，但考虑到示波器需要逐段触发和拼接，实际采集时间可能要几十秒到几分钟，取决于仪器和设置。
模板的形状和限值由规范给出，软件里通常内置。测量时要关注两个数字：一是眼高余量和眼宽余量，二是模板违规点的数量。哪怕只命中一个点也是不合格，但如果你发现违规点集中在某一侧，通常说明是占空比失真或者共模问题，而不是单纯的损耗。
还有一个实操细节是判决阈值的设置。示波器需要把差分信号转换成单端波形再做眼图分析，这个转换过程里的偏移和增益误差会直接影响眼图对称性。规范对这个通道的处理有要求，测试软件通常也会提供校准流程。跳过校准，结果就不可比。
3.3 抖动分解：TJ、RJ、DJ、DDJ 怎么看
抖动不是一个数字，而是一组数字。总抖动 TJ 是最终结论，但它由随机抖动 RJ 和确定性抖动 DJ 合成。DJ 里又常常进一步分出数据相关抖动 DDJ、占空比失真 DCD、周期性抖动 PJ、有界不相关抖动 BUJ 等。
为什么要拆这么细？因为它们的成因完全不同，解决手段也完全不同。RJ 主要来自热噪声和参考时钟相位噪声，只能靠降低噪声、改善时钟质量来压；DDJ 来自信道记忆效应和码型相关的 ISI，跟走线损耗和阻抗匹配有关；PJ 往往来自开关电源、时钟串扰这些周期性干扰源；DCD 常见于差分对不对称、驱动能力不匹配。
看抖动数据时，我会先看 RJ 估计是否合理。RJ 是以高斯分布外推到目标误码率得到的，10^-12 对应的外推系数大约是 7 倍西格玛，所以测量样本长度对 RJ 估计的稳定性影响很大。样本太短，RJ 会被高估或者低估，整个 TJ 就不可信。
另外一个经验：如果测出来的 TJ 超标，但眼图看起来还行，先怀疑时钟恢复设置和 SSC 跟踪，而不是急着改板。我至少遇到过三次这种情况，最终都是测量设置的问题，板子本身没问题。
3.4 SSC 扩频时钟的测量
SSC 的测试目标有三个：调制频率是否落在 30kHz 到 33kHz 这个区间、向下扩展的深度是否接近 5000ppm、调制波形是否平滑连续。
测量方法通常是用示波器长时间采集，然后对时钟或数据沿做频率随时间变化的分析，得到一条类似三角波或者"下坡-快回"形状的调制轮廓。这条曲线必须平滑，如果出现台阶、跳变、不连续，说明时钟源的 SSC 调制器设计或者环路带宽有问题，这种信号在接收端会引起额外的时序误差。
实际中我见过比较典型的两种问题。一种是 SSC 调制深度不够，测出来只有 2000ppm，虽然能工作，但 EMI 改善有限，可能在认证环节被判不过。另一种是调制频率偏出窗口，比如做到 35kHz 或者 28kHz，同样不合规。
还有一个坑是测量系统的跟踪能力。如果你的时钟恢复环路带宽太窄，跟不上 30kHz 的调制，测出来的频率偏移曲线会被"削平"，看起来调制深度变小，实际是测量失真。这就是为什么前面强调要用 100MHz 参考时钟而不是自由恢复。
3.5 SigTest 处理流程与常见坑
官方提供的分析软件是处理眼图和抖动的标准工具。流程大致是：示波器采集原始波形并保存成指定格式，导入软件，选择对应的测试点和限值文件，加载去嵌参数，运行分析，导出报告。
这套流程里有几个高频出错点。第一是采样和存储格式，不同示波器的保存格式和软件要求的输入格式不一定完全一致，插值方式不同会导致眼图形态有差异。第二是限值文件版本，规范更新后限值可能有调整，用老版本文件分析新设计，结论可能偏乐观。第三是波形文件里必须包含足够的时间戳和触发信息，否则软件无法正确做时钟恢复。
我的建议是每次测试前先跑一个已知合格的参考样机，确认整条链路包括示波器设置、夹具、去嵌文件、分析软件都没问题，再测待测样机。这个"金标准"步骤花不了多少时间，但能省掉后面大量的自我怀疑。
4. 接收端（Rx）与链路层测试
接收端测试比发送端更麻烦，因为它测的是"设备能不能在被劣化过的信号下正确接收"，需要主动注入损伤量。
4.1 抖动容限测试前的通道校准
做接收端容限测试，需要一台码型发生器或者误码仪，它产生带有指定抖动量的信号，经过一段校准过的通道送到被测设备，被测设备在环回模式下把收到的数据原样或者按规则返回，测试系统比对误码。
关键在"校准过的通道"这几个字。规范定义了一条参考通道，它的插损和群延迟特性是有要求的。你必须先用网络分析仪或者时域反射仪把这条通道标定好，确认它的损耗曲线在规范要求的范围内，然后才能开始正式测试。很多实验室用一块现成的参考通道板，但仍然要定期复测，因为它上面的连接器和电缆会老化。
抖动量注入也不是随便加的。测试要覆盖不同的抖动频率和幅度组合，形成一条抖动容限曲线，看被测设备在最坏的组合下是否还能维持目标误码率。这个矩阵跑下来，测试时间是以小时计的。
4.2 误码率 1e-12 的测量节奏
目标误码率是 10^-12，这意味着平均每 10^12 个比特才允许一个错误。在 5Gbps 速率下，10^12 个比特需要 200 秒，也就是三分多钟的纯传输时间。这还只是单个测试点，实际测试要跑多个电压、多个抖动频率、多个温度点，累积起来就是好几个小时甚至一整天。
这里有个统计学上的注意点：要确认一个误码率优于 10^-12，理论上需要观察到足够的比特数，如果按零误码来判定，至少需要跑 10^13 个比特量级才比较有信心，也就是几十分钟到一个点。所以很多实验室会提高速率或者用并行多通道来加速，但这需要设备支持。
实操经验是，接收端测试最怕中途出意外。电缆被碰一下、电源波动、设备进入低功耗状态，都会让整轮测试作废。我的做法是把设备固定好、把自动低功耗和屏幕保护都关掉、电源走稳压源，然后把测试脚本设成自动保存中间结果，这样即使中断，已经跑完的点不用重来。
4.3 回波损耗、差分阻抗与 TDR/S 参数
回波损耗衡量的是阻抗不连续造成的反射。USB3.0 的差分阻抗目标是 90 欧姆，容差通常在正负 10% 左右，同时规范对回波损耗随频率的限值曲线有明确要求，大致在低频段要求比较严，高频段适当放宽。具体的频段划分和限值请以最新规范文本为准。
测量手段主要有两种。时域上用 TDR 发射快沿脉冲，看阻抗随时间的变化曲线，任何突起或者凹陷都对应一个阻抗不连续点，而且能通过传播速度换算出物理位置，非常适合定位问题。频域上用矢量网络分析仪测 S 参数，直接得到 SDD11 曲线，和规范限值比对。
两种方法我一般结合起来用：先用 TDR 找位置，再用 VNA 确认频域是否超标。常见的阻抗问题来源包括：差分对走线长度不匹配、过孔 stub 没有背钻、连接器引脚区域参考平面被挖空、共模电感选型不当导致高频阻抗突变。
注意：测 S 参数时要用正确的校准件和校准方法，比如 SOLT 或者 TRL。校准不到位，测出来的回波损耗可能整体偏移几个 dB，结论就完全反了。
4.4 LFPS 与链路训练相关测试
LFPS 是低频周期信号，用在链路训练、复位和低功耗状态唤醒这些场景。它的频率比较低，在十几到几十兆赫兹的量级，幅值和占空比也有要求。
为什么要单独测它？因为很多现场故障其实不是高速数据传不动，而是链路根本建立不起来。设备插上以后一直反复尝试训练，或者唤醒失败，表现出来就是"识别很慢""偶尔不认"，用户感知很差，但你去测高速眼图又是好的。
测试 LFPS 主要看频率范围、幅值、上升下降时间、以及各种状态切换的时序是否符合要求。这一块的调试往往不在信号完整性上，而在芯片配置和固件上，比如驱动能力设置、终端电阻配置、状态机参数。我在实际项目里遇到过一次唤醒失败，最后定位到是软件配置的 LFPS 幅值偏低，硬件本身没问题。
5. 落到真实产品：脚位、驱动与接口兼容性排查
测试做完，最终要落到产品上。这一章讲几个和实际使用强相关的点。
5.1 USB3.0 脚位定义与硬件设计易错点
标准 USB3.0 Type-A 接口是在原来 4 针的基础上加了一组 5 针的超高速信号，一共 9 针。定义大致如下：
| 引脚 | 名称 | 说明 |
|---|---|---|
| 1 | VBUS | 供电，5V |
| 2 | D- | USB2.0 差分负 |
| 3 | D+ | USB2.0 差分正 |
| 4 | GND | 地 |
| 5 | StdA_SSRX- | 超高速接收负 |
| 6 | StdA_SSRX+ | 超高速接收正 |
| 7 | GND_DRAIN | 屏蔽地，接壳体 |
| 8 | StdA_SSTX- | 超高速发送负 |
| 9 | StdA_SSTX+ | 超高速发送正 |
几个设计上的高频错误：一是把 GND_DRAIN 和普通 GND 随意连在一起，导致屏蔽层噪声耦合进信号地；二是超高速差分对的参考平面被 USB2.0 的走线割裂，阻抗突变；三是 SSTX 和 SSRX 在没有交叉连接的情况下直接对接，结果收发打不通；四是共模电感只考虑 USB2.0 频段，在高频段引入了明显插损。
还有一个特别容易忽略的点：如果你做的是双口设备，比如一个 USB3.0 加一个 USB2.0，要搞清楚 USB3.0 口背后是直连主控还是经过 Hub 芯片。经过 Hub 之后，信号会再经过一级整形，性能可能反而变好也可能变差，测试参考点也不一样。做一致性测试时，参考面必须明确。
5.2 Type-A、Micro-B、Type-C 在测试上的区别
Type-A 是最常见的形态，测试夹具成熟，引出方便。Micro-B 的 10 针版本在移动设备上很常见，多了一个 ID 引脚，测试时要注意 ID 的接法会影响设备角色。Type-C 最复杂，它的超高速对是可以翻转的，TX1/RX1 和 TX2/RX2 两组，方向和角色由 CC 引脚协商决定，测试时要确认当前协商结果是哪一组在跑，别测错通道。
Type-C 还有一点要注意，它支持更高的功率和更多状态，设备可能在测试过程中因为电源协商或者角色切换而改变状态，导致测试中断。做一致性测试前最好固定角色和电压，避免动态切换。
5.3 驱动、枚举与"插上不识别"的排查顺序
现场最常见的抱怨是"插上不识别"。这时候不要急着怀疑硬件，按下面的顺序走一遍，能解决大部分问题。
第一步看供电。VBUS 电压是不是在范围内，电流能力够不够，尤其是接移动硬盘这种需要较大电流的设备。第二步看是不是退化成 USB2.0 了。用系统里的设备信息工具看一下连接的速率，如果显示的是高速而不是超高速，说明超高速链路没有建立，问题在 TX/RX 或者链路训练。第三步看枚举日志。操作系统里能看到设备描述符的读取过程，卡在哪一步就说明哪一层有问题，是物理层、链路层还是协议层。
驱动层面，Windows 下的 inf 文件负责把设备匹配到对应驱动。有时候设备能被识别但装不上驱动，显示成未知设备，这种情况要看硬件 ID 是否在 inf 里正确列出。自己给开发板做 Windows 驱动的时候，inf 里的 VID/PID 和兼容 ID 写错一个字符都装不上，这个坑我踩过不止一次。
刷机场景也一样。很多 SoC 的下载模式挂在 USB2.0 的 PHY 上，所以用 USB3.0 口去刷机不一定能用，得换到 USB2.0 口。而正常使用时的 U 盘读写、外接硬盘，走 USB3.0 才有意义。理解这个区别，能省掉很多"为什么刷机工具识别不到设备"的困惑。
6. 常见问题速查与个人避坑经验
6.1 眼图开不出来、模板余量不足的原因清单
我把遇到过的情况整理成一张表，方便对照排查：
| 现象 | 可能原因 | 排查动作 |
|---|---|---|
| 眼图完全闭合 | 去嵌文件未加载或方向错误 | 检查去嵌设置和参考面 |
| 眼高明显偏小 | 走线损耗大、连接器差、共模电感插损高 | 测通道 S 参数，对比损耗曲线 |
| 眼图左右不对称 | 差分对长度不匹配、占空比失真 | 测差分对内延迟差，检查驱动配置 |
| 抖动数据异常大 | SSC 未被跟踪、时钟恢复设置不当 | 接 100MHz 参考时钟重新测 |
| 结果重复性差 | 电缆接触不良、夹具松动、触发不稳 | 固定线缆，换电缆复测 |
| 只有某一侧违规 | 共模电压偏移、接地不良 | 测共模电压，检查接地设计 |
这张表里的每一行我基本都亲身经历过。最耗时间的是"抖动数据异常大"这一类，因为它看起来像硬件问题，实际上往往是测量设置的问题，如果一开始就往改板的方向走，会浪费大量时间。
6.2 测试重复性差的排查思路
同一台设备，同一个设置，两次测出来余量差 10%，这种情况非常折磨人。排查的核心原则是从最简单、最容易变化的环节开始：先换 SMA 电缆，再看夹具连接是否牢固，再看示波器的触发和采样设置是否一致，最后才怀疑设备本身。
有一个很实用的技巧：在同一轮测试里，先测一遍参考样机，再测待测样机，然后再测一遍参考样机。如果参考样机的前后两次结果差异明显，说明是测试系统的问题，跟待测样机没关系。这个"前后夹击"的方法能快速定位责任方。
温度也是一个变量。射频电缆和连接器的损耗会随温度变化，长时间测试后仪器和夹具会升温。要求高的测试会在恒温环境下做，或者至少保证每次测试前系统已经预热稳定。
6.3 几条很少写进文档的经验
第一条，测试前先做一次"能通"的验证。用普通线缆接上设备跑一次实际数据传输，确认设备本身工作正常，再去做一致性测试。我见过有团队拿着坏板子测了一下午，最后发现是板子上的电源芯片根本没焊好。
第二条，把每次测试的所有设置都记下来。示波器的带宽限制、采样率、触发方式、去嵌文件版本、线缆型号、环境温度，全部记录下来。一致性测试的结果只有配上完整的测试条件才有意义，否则两个月后你自己都复现不出来。
第三条，不要把规范限值当成设计目标。规范限值是最低要求，是"及格线"。产品设计的目标应该是让眼图开口尽可能大，让抖动预算尽可能宽裕，因为这些余量最终会变成你面对不同线材、不同 Hub、不同温度时的抗风险能力。
最后一条，也是我个人感受最深的一条：一致性测试的价值不在于拿到那份报告，而在于测试过程中你会被迫把每一个环节都理解透。我做完第一轮 USB3.0 测试之后，再看自己设计的板子，能一眼看出哪段走线是隐患、哪个器件选型是凑数的。这种判断力，是任何规格书都给不了的。
