做硬件调试这几年，DCDC带载不稳是我见过的故障里出现频率最高的一类：板子空载时输出电压稳稳当当，示波器上看不到明显异常，但只要接上额定负载，电压要么掉下来一截，要么开始周期性振荡，甚至整板发出吱吱的叫声。遇到这种情况，很多人第一反应是换芯片、加电容、调补偿，结果折腾一圈没改善，最后发现问题出在一个不起眼的小地方。
这篇文章想和你认真聊一聊DCDC带载不稳的排查思路。我按照实际调试中踩过的坑，整理了5个最常见的坑点，配套示波器实测波形说明、关键参数计算方法和工具使用要点。适合刚开始做电源设计的硬件工程师、做嵌入式系统但经常被电源困扰的同学，以及所有需要在产线上快速定位电源问题的同行。内容比较长，但每一步都是可以直接照着操作的。
1. 带载不稳定的现象识别：先分清是真不稳还是被误伤
很多人拿到板子，一看输出掉了100mV就慌，马上想动环路。我的建议是先别急着改电路，先把“不稳定”这件事量化清楚。电源输出异常，有的是环路稳定性问题，有的是静态压降问题，还有的是过流保护误触发，表现完全不同，对应的解法也完全不一样。
1.1 带载不稳定的典型表现
我总结了几种最常见的“带载不稳”现象，你可以对照你自己的板子：
- 输出电压整体跌落，且伴随明显纹波振荡。这种通常是环路相位裕度不足，负载一拉，环路来不及纠偏，输出就振起来了。
- 轻载正常，重载掉压，空载恢复。这种情况往往不是环路问题，而是电感饱和、输入电源能力不足、或者线损太大。
- 带载后周期性打嗝，输出反复启停。大概率是过流保护或者欠压保护触发了，芯片在保护-重启之间循环。
- 带载时电感啸叫，耳朵能听到高频声音。这个和磁性材料饱和、环路不稳定带来的次谐波振荡都有关系。
- 带载后芯片本身过热，热保护降额，输出慢慢往下跌。这种是热设计问题，需要检查散热和功耗。
以上几类现象，前三类和“带载不稳”的字面意思最接近，也是本文重点展开的内容。后两类可以作为延伸排查方向，但思路完全不同。
1.2 第一件事：用示波器看哪些节点
排查带载不稳，示波器是必须的。万用表只能告诉你直流平均值，但电源动态问题的所有线索都在交流分量里。
我每次调试之前，会固定接好三路测量：
- CH1：输出电压，交流耦合，观察纹波和振荡。
- CH2：SW开关节点，看开关波形是否正常、占空比是否稳定。
- CH3：如果还有通道，接在反馈引脚（FB）或补偿引脚（COMP），这是判断环路的直接证据。
可能有人觉得FB引脚太敏感，探头一上去就影响了。确实，如果探头地线长、带宽不够，测出来的波形会失真。但短地线加10x探头，对FB节点的额外电容很小，基本不影响判断。而且很多时候，FB节点的噪声恰恰是问题的根源，这坑我们后面单独讲。
1.3 排查前的仪器和工具准备
工欲善其事，必先利其器。调试电源，我建议至少准备这些东西：
- 100MHz以上带宽的示波器，最好带FFT功能。
- 电子负载，至少支持恒流（CC）模式，用于模拟带载。
- 好的无源探头，注意探头地线要足够短。
- 如果有电流探头当然更好，没有也别急着买，用电压波形间接判断也能定位大部分问题。
入门级的示波器比如DSO138这类套件，平时测测低频信号还凑合，但真正查DCDC纹波和环路，1MHz带宽确实不够。若你手里只有这种小示波器，可以靠FFT固件看个大概频谱，但建议有条件还是借一台正经的100MHz示波器，效率差很多。
2. 坑点一：输出电容选型不当，环路补偿再怎么调也白搭
这是我在实际调试中遇到最多的一类问题，也是最容易被忽视的。很多人带载不稳就调环路补偿，改了一遍又一遍没效果，回头才发现是输出电容本身没选对。
2.1 为什么ESR和容值决定了环路稳定性
开关电源的环路稳定性，不能只看芯片的补偿网络，还要看功率级本身的极点位置。对于Buck电路，输出电容和负载电阻构成了输出极点，位置大致是：
fp_out = 1 / (2 * π * Rload * Cout)这个极点的位置会随着负载变化移动。轻载时Rload大，极点频率低；重载时Rload小，极点频率高。如果输出电容的ESR过小，电容自带的ESR零点频率太高，不能给环路提供足够的相位提升，穿越频率附近的相位裕度就会不足。
举例来说，如果输出5V/2A，负载等效电阻Rload是2.5Ω，输出电容用了两颗22μF陶瓷电容，那么输出极点大约在：
fp_out = 1 / (2 * 3.14 * 2.5 * 44uF) ≈ 1.45kHz看起来没问题。问题是陶瓷电容的ESR很低，只有几毫欧，对应的ESR零点在几十MHz以上，远高于穿越频率，相当于这个零点完全没有起作用。结果就是环路在穿越频率处的相位裕度不够，带载瞬态时输出振铃甚至振荡。
这也是为什么很多老工程师会在陶瓷电容旁边并一个几百μF的电解电容，利用电解电容较大的ESR（几十毫欧）在中频段引入一个零点来提升相位。本质就是这个道理。
2.2 实际选型与计算经验
我自己调试时会先估算需要的输出电容容值和ESR，而不是凭感觉堆电容。
纹波要求决定最小容值。假设输出纹波要求30mV，开关频率400kHz，电感纹波电流设计为负载电流的30%左右，也就是0.6A，那么输出电容至少需要：
Cout_min = ΔI / (8 * fsw * ΔVout) = 0.6 / (8 * 400000 * 0.03) ≈ 6.25μF看起来22μF已经够了，但这里有个坑：陶瓷电容的容值在加直流偏压后会大打折扣。一颗标称22μF的X5R电容，在5V偏压下实际可能只有12μF甚至更低。所以选型时要么加大容值，要么换成X7R或C0G，要么直接按实际偏压曲线折算。
ESR要求则在另一边。如果纹波电压主要由ESR决定（陶瓷电容并联少时），ESR必须满足：
ESR_max = ΔVout / ΔI = 0.03 / 0.6 = 50mΩ这个值如果只靠陶瓷电容，完全没问题。但如果要兼顾环路稳定，就需要在输出端维持一个适中的ESR，很多电源芯片的数据手册会直接给出“最小ESR”或“ESR窗口”，设计时要重点核对。
2.3 实测波形：输出电容错误时长得什么样
我在调试一块12V转5V的Buck板时，初始设计用了3颗22μF陶瓷电容并联，负载电流从0.5A跳到2A时，输出直接出现了一个约500mV的振铃，持续了十几个周期才收敛，几乎等于临界振荡。
用示波器看SW节点，占空比也在明显抖动，这基本可以断定相位裕度严重不足。我在输出端并了一颗100μF/25V的电解电容（ESR约80mΩ）之后，同样的负载阶跃，振铃幅度降到了100mV以内，两个周期内就收敛了。
这里有个经验：带载瞬态振铃的“衰减节奏”是判断相位裕度的直观指标。如果振铃在2到3个周期内收住，相位裕度基本在45度以上；如果振铃超过5个周期才收住，相位裕度可能只有十几度；如果持续振荡不收敛，那就是相位裕度已经接近零，属于濒临不稳定甚至已经不稳定了。
3. 坑点二：反馈采样走线把噪声“捡”回来了
第二个高频坑点，是反馈采样位置和走线方式不对。很多芯片在数据手册上都会画推荐布局，明确要求反馈分压电阻要靠近FB引脚，采样点应接在输出电容两端。但实际电路里，我看到过太多人把反馈线拉到几十毫米外的连接器处采样，结果带载后输出不稳。
3.1 反馈采样的核心原则
反馈环路是电源的“眼睛”，它采到什么，芯片就认为输出是什么。如果采样点选得不好，或者走线途径了噪声区，那芯片等于在替噪声打工。
我从实际项目中总结出的原则有三条：
第一，采样点必须放在输出滤波电容的“根部”，让电容先滤掉高频噪声再进反馈。不要直接去负载端采样，除非负载离得很远而且要求严格，才需要做远端补偿。
第二，反馈走线一定要远离SW节点和电感。SW节点是整个电路中dv/dt最大的地方，电感附近的磁场也很强，反馈走线如果贴近它们，就像一根天线把开关噪声全收进来了。
第三，反馈地要单独走，不能和功率地共用一段较长的走线。地线上的开关电流会产生地弹噪声，反馈地一旦被“抬升”，芯片就会误以为输出电压高了或低了，进而做出错误调节。
3.2 典型错误布局与修正
我见过一个特别典型的案例：反馈分压电阻放在芯片旁边，但采样点连到了负载端，走线穿过了电感正下方，结果带1A负载时输出电压出现周期性抖动，频率约几十kHz，不是开关频率。
用示波器同时看FB引脚的波形，能看到FB上有明显的开关频率尖峰，幅度甚至到了几百毫伏。芯片的误差放大器把这种尖峰当成了真实输出，环路被高频分量干扰，出现了类似“抖频”的现象。
修正方法很直接：
- 把采样点改到输出电容正极，就近取电。
- 反馈走线绕开电感正下方，并尽量短。
- 反馈地在IC的AGND引脚附近单点接入，不要直接铺到功率地回路里。
改完布局之后，FB引脚上的开关尖峰基本消失，输出电压稳定了，带载抖动的问题彻底解决。从那以后，我拿到一块新的DCDC板，第一件事就是先看反馈走线，省了很多时间。
3.3 用示波器验证反馈噪声
判断反馈走线是否引入了额外噪声，方法很简单：示波器用交流耦合，把探头直接点在FB引脚上，带宽限制开到20MHz，看有没有同步于SW开关频率的尖刺。
如果看到几十毫伏以上的高频毛刺，并且每个毛刺都对齐SW上升沿，那基本可以判定是SW噪声耦合进了反馈路径。这时可以试着把探头的接地点落在反馈地就近处，观察毛刺是否变化，如果毛刺变小，说明参考地也有问题。接下来就按前面说的方式改布局。
有一点要提醒：FB引脚本身的输入阻抗很高，如果在FB引脚和地之间量到比较大的噪声，不代表一定是采样线引进来的，也可能是芯片内部参考源本身被干扰，但不管哪种情况，反推回去都要查反馈走线和地回路。
4. 坑点三：Boot引脚充电不足，高端驱动“软脚”
这个坑点对同步Buck电路特别常见，尤其在高占空比工况下。带载不稳的表现是轻载还好，重载时高端MOS管驱动电压不足，SW节点的高电平上不去，输出掉压严重，甚至芯片直接过热。
4.1 Boot电容的工作原理
同步Buck的高端MOS管是浮驱的，它的栅极驱动电压需要高于输入电压，这个高出来的电压就靠自举电容来提供。每次低端MOS管导通时，Boot电容通过内部二极管或外部电阻充电；高端MOS管开通时，Boot电容就释放电荷供给驱动电路。
Boot电容取值的一般规则是：至少是高端MOS管栅极电荷的20倍以上。比如高端管Qg是10nC，Boot电容至少需要200nF，实际工程里常用100nF到220nF。这个值太小，驱动电压会在开关过程中跌落过多，导致高端MOS管没有完全导通，导通电阻变大，损耗升高，输出带载能力下降。
4.2 Boot引脚串电阻到底怎么算
关于Boot引脚串电阻，很多芯片数据手册并没有直接给出详细计算，需要自己根据实际情况定。这里说清楚这个电阻的作用：限制Boot电容的充电电流，防止过冲烧坏芯片内部自举二极管，同时也在一定程度上控制SW节点上升沿的dv/dt，减轻EMI。
我在实际设计中是按这个思路算的：
假设Boot电容Cboot为100nF，开关周期Ts为2.5μs（400kHz），自举二极管导通压降约0.5V，VIN是12V，Boot电容充电电压目标是：
Vbst = VIN + Vdd - Vdiode ≈ 12 + 5 - 0.5 = 16.5V如果串入电阻Rboot，充电时间常数是Rboot乘以Cboot。为了让低端管导通时间内能充满95%以上，需要：
t_charge = Rboot * Cboot * 3 ≤ T_lowside如果占空比50%，低端导通时间大约是1.25μs，那么：
Rboot * 100nF * 3 ≤ 1.25μs Rboot ≤ 4.17Ω所以我通常会选2Ω到4.7Ω之间的值，兼顾充电速度和EMI。如果你把Rboot加得很大，比如几十欧，Boot电容来不及充满，重载时高端驱动能力不足，就会出现本文开头说的“带载掉压”现象。
需要注意的是，Rboot并不是所有芯片都能外部串接。有些芯片内部已经有自举二极管和限流电阻，外部再加电阻会导致Boot电容电压不足，反而帮倒忙。改阻值之前务必先看数据手册确认自举电路结构。
4.3 实测SW波形判断
判断高端驱动有没有“软脚”，最直接的方法是量SW节点的高电平。正常的Buck电路，SW节点高电平应该接近VIN（略高或略低取决于芯片架构）。如果高电平明显低于VIN，比如12V输入量出来只有9V，那说明高端MOS管没有完全导通。
还有更隐蔽的情况：空载时Boot电容每次都能充满，SW波形正常；带重载时高端导通压降大，传导损耗高，芯片温度升高，Boot电容充电时间也被缩短，于是SW高电平逐渐变低，形成恶性循环。
我遇到过一块板子，带3A负载时SW高电平从12V掉到10.2V，输出从5.0V掉到4.72V，同时芯片外壳烫手。当时把Boot电阻从10Ω改成3.3Ω，SW高电平恢复到了11.6V，输出稳定在了4.96V，问题解决。这组数据说明，有时候一个看似无关紧要的阻值，就能决定整个电源的带载能力。
5. 坑点四：电感饱和不是“坏了”，是“扛不住了”
电感的坑点经常被归结为“干扰”或“芯片性能不行”，实际上电感饱和才是真凶。电感饱和后感量骤降，纹波电流急剧增大，整个环路的极点位置跑偏，输出自然就不稳了。
5.1 电感参数与饱和现象
电感有两个核心电流参数：额定电流（Irms）和饱和电流（Isat）。额定电流对应的是温升，饱和电流对应的是磁芯能承受的磁通极限。超过饱和电流后，感量会迅速跌落，可能从标称的10μH掉到1μH以下。
对于功率电感，通常数据手册里会标“感量下降30%时的电流”作为Isat。设计时不能只选Isat大于最大输出电流，还要考虑纹波电流的叠加。峰值电流是负载电流加上一半的纹波电流，所以：
Ipeak = Iload + ΔI / 2选型时必须让Isat ≥ 1.2到1.3倍的Ipeak，留出足够裕量。
5.2 电感值怎么算
Buck电路的电感值一般根据纹波电流比例来确定。建议纹波电流取最大负载电流的20%到40%。取30%作为折中，对于12V转5V、2A、400kHz的Buck：
D = Vout / Vin = 5 / 12 ≈ 0.417 ΔI = 0.3 * 2 = 0.6A L = (Vin - Vout) * D / (ΔI * fsw) = (12 - 5) * 0.417 / (0.6 * 400000) ≈ 12.2μH实际取值可以选10μH或15μH，差别不大。但如果选小了，比如用了3.3μH，纹波电流可能到2.6A以上，峰值电流远超预期，很容易触发饱和或过流保护。
顺便提一下，计算中用的D是稳态占空比，这个公式只适用于CCM（连续导通模式）。如果负载很轻进入DCM，电感电流是断续的，整个公式要重新理解，但选型思路依然是“峰值电流留足裕量”。
5.3 饱和时的示波器波形和听感
电感饱和时有个很明显的信号：SW节点波形上会出现异常的电流尖峰。用示波器看SW节点和输出纹波，会发现纹波电流估算值和实际对不上，或者输出纹波出现一簇一簇的尖峰，而不是均匀的三角纹波。
如果你手上有电流探头，能直接看到电感电流波形在某个点突然变成了一条接近垂直的上升线——那就是饱和瞬间，感量几乎没了，电流直接“冲高”。没有电流探头时，可以通过测量电感两端的电压波形和SW占空比做间接判断，但会慢一些。
还有一个直观的现象是电感啸叫。饱和状态下电感磁芯工作在非线性区，磁致伸缩效应加剧，加上环路不稳定带来的低频调制，会发出人耳可闻的吱吱声。如果你听到DCDC电路在工作时发出声音，优先怀疑两个方向：环路不稳定，或者电感饱和。两者经常同时存在。
6. 坑点五：Layout和地弹才是隐藏BOSS
前几个坑都比较集中，第五个坑则分散在整块PCB上。很多人把DCDC带载不稳归结为芯片不好、电感不好，但其实是Layout埋了雷。
6.1 输入回路面积决定“命门”
Buck电路在开关切换瞬间，输入电容上的电流是断续的。这个断续电流经过输入回路的寄生电感，会产生压降，表达式是：
V_spike = L_parasitic * di/dt如果输入电容离芯片的VIN和GND引脚太远，寄生电感增大，开关瞬间的电压尖峰就会很严重。轻载时电流小，影响不明显；重载时di/dt大，尖峰会直接拉到输入电压波动，进而影响输出稳定。
我在实际中见过最离谱的布局，输入电容放在距芯片30mm处，中间还过了两个过孔，带2A负载时SW节点的尖峰超过了额定电压的40%，芯片差点烧掉。把输入电容贴到芯片引脚旁边，走线缩短到3mm以内后，尖峰幅度降到了原来的四分之一。
6.2 地弹对输出和反馈的双重污染
地弹是指开关电流在大电流路径的地线上产生电压降，导致不同位置的“地”电位不一样。它在示波器上很容易被误判为“输出不稳定”，因为测量时探头地夹在功率地的一端，测出来的电压其实叠加了地线上的压降。
地弹对系统还有更隐蔽的影响：如果反馈电阻的参考地正好坐落在功率地路径上，地弹噪声就会直接进入反馈网络，造成环路误动作。这也是为什么前面强调反馈地要单独走，并且要和功率地单点连接。
6.3 布局整改前后的对比数据
我调试过一个12V转1.2V、10A的多相电源，原始布局输入电容离IC太远，反馈走线经过电感下方，带8A负载时输出纹波达到了280mV，而且伴随约1.2MHz的高频振荡。
布局调整做了三件事：
- 输入电容（100μF陶瓷+470μF电解）直接贴芯片VIN脚和GND脚。
- 反馈采样点移到输出电容根部，反馈走线绕开电感区域。
- 底部大面积铺地，功率地回流路径缩短。
整改后同样带8A负载，输出纹波降到45mV，高频振荡消失。这个案例说明，Layout优化往往比改任何电路参数都管用，是带载不稳排查中绝对不能跳过的一步。
7. 示波器实测的几个关键手法
前面每个坑点都提到用示波器看波形，这里集中讲几个实测手法。很多读者可能示波器用得不少，但电源测量对探头、触发和带宽设置都有特殊要求，操作不当会得出错误结论。
7.1 探头选择与测量设置
测电源纹波，最忌讳用长地线探头。标准10x探头标配的地线夹电缆，地线回路电感大约几nH，在开关节点上会拾取大量噪声，测出来的纹波可能比你实际电路的纹波大好几倍。
正确的做法是使用探头自带的弹簧地针，或者直接剥出一小段地线，缠绕在探头接地环上，尽量缩短探头地到测量点的距离。同时把示波器的带宽限制开到20MHz，这个设置能滤掉大部分高频环境噪声，让测得的纹波更接近真实值。
测SW节点时要用10x档，千万不能用1x，因为SW节点的浮地电压可能远超探头的1x测量范围。很多示波器在1x档下的带宽只有几MHz，量高频波形也会失真。
7.2 负载阶跃响应的测量方法
带载不稳的排查重点，是看负载瞬态响应而不是稳态纹波。方法是用电子负载设CC模式，让负载在轻载和重载之间周期性切换，示波器用上升沿触发，抓输出在切换瞬间的响应波形。
我常用的设置是：负载在10%和50%之间切换，周期10ms，占空比50%。示波器时基设到100μs/div，触发电平设到略高于轻载输出电压，这样可以稳定抓到重载切入的瞬态。从波形上可以直接读出过冲、下冲、恢复时间，以及有没有振铃。
如果输出在重载切入瞬间出现大幅跌落然后缓慢恢复，说明环路带宽不够。如果恢复过程中有明显振铃，说明相位裕度不足。这两种情况的处理思路不同，前者需要提高环路带宽，后者需要调整补偿网络或输出电容ESR。
7.3 FFT看噪声频谱
示波器的FFT功能在电源调试中很实用。把输出纹波波形切到FFT模式，能直接看到噪声的频谱分量。正常情况下应该看到开关频率基波（比如400kHz）及其谐波。如果看到了一个低频段（比如几十kHz）的明显峰值，那很有可能是环路在次谐波频率上有振荡。
FFT还能辅助判断“抖频”现象：如果基波附近出现明显展宽的频谱裙边，说明开关频率在抖动，常见原因是反馈噪声或环路不稳定。这个信息用肉眼观察时基波形时很难看出来，用FFT一眼就清楚了。
如果你手里的入门级示波器刷了FFT固件，可以拿来做初步频谱观察，但要注意它的ADC位数和采样率限制，频谱结果仅供定性和粗略的幅度参考，最终的参数调整还是要以时域波形为准。
7.4 没有电流探头时怎么看电流
电流探头贵，很多小团队不一定有。没有电流探头，也有变通的办法：
一是用电感DCR采样。电感的直流电阻通常十几到几十毫欧，在电感两端并联一个探头测电压，利用欧姆定律估算电流。但要注意，这个信号里包含电感的感应电压，看起来和电流波形有差异，需要在SW节点导通和关断的不同区间分别解读。
二是用Rds(on)采样。高端或者低端MOS管的导通电阻是已知的，测MOS管两端的电压，除以Rds(on)，就能估算出导通时的电流。这个方法在低端MOS管导通期间比较准，因为此时电流是电感续流电流。
这两种方法精度一般，做故障定位和趋势判断足够。真要精确测量饱和电流幅值，预算允许还是建议上一支电流探头，可以和示波器共用，长期做电源调试一定是划算的。
8. 三个现象加四种对策：快速速查表与容易忽略的细节
讲到这里，把常见现象和排查方向整理成一个速查表，调试时可以直接对照使用。
8.1 现象与排查方向速查
| 现场现象 | 优先怀疑原因 | 关键检查点 | 示波器看哪里 |
|---|---|---|---|
| 带载后输出跌落，伴随振铃 | 环路相位裕度不足 / 输出电容ESR不当 | 输出电容容值和ESR，补偿参数 | 输出瞬态波形、SW占空比 |
| 重载时SW高电平偏低 | 自举电压不足 / Boot电阻过大 | Boot电容取值、Boot串阻阻值 | SW节点高电平幅值 |
| 输出纹波突然出现尖峰簇 | 电感饱和 | 电感额定电流和饱和电流 | 电感电流波形或输出纹波 |
| 输出周期性打嗝 | 过流保护或欠压保护 | 输入电压跌落、限流电阻 | 输入电压、SW是否间歇 |
| 反馈引脚有明显开关尖峰 | 反馈走线受干扰 | 采样点位置、反馈走线路径 | FB引脚交流耦合 |
| 带载且高温后输出下降 | 热保护降额 / 散热不足 | 芯片温度、功耗 | 无法直接观测温度，需温枪辅助 |
这个表格不是万能药，但它能帮你快速确定排查方向，避免从零开始瞎试。
8.2 几个容易被忽略的细节
最后聊聊几个我在实际调试中反复踩过的细节，它们不在常规检查清单里，但影响很大。
第一个是输出电容的直流偏压特性。X5R和X7R陶瓷电容在额定电压下容值会缩水，缩水幅度从20%到50%都有可能。你算环路时用的是22μF，实际板上可能只有12μF，环路特性完全不一样。所以大电流输出的DCDC，输出电容要么加大容值，要么选更高耐压规格来换容值保持率。
第二个是输入电源的带载能力。很多DCDC带载不稳的根源不在DCDC本身，而是前面的电源适配器或稳压源在负载拉高时电压跌落。调试时先用万用表监测输入电压，确认输入在满载时没有明显跌落，再回过头来查DCDC本身。
第三个是电流探头和示波器探头的共地问题。示波器探头的地线和电流探头同时夹在电路上时，容易形成地回路，导致测量结果出现额外噪声。排查时尽量只接必要的探头，避免多个探头地线构成环路。
还有一个习惯问题值得多说一句：测量纹波和瞬态响应时，一定要把示波器探头固定在同一个位置，别一边测一边挪地方。电源板上不同位置的纹波差异很大，同样一块板，在输出电容根部量到的纹波可能不到20mV，在输出连接器处量可能就有80mV。这不是电路在变化，而是测量点不同。我后来习惯每次记录波形时同时记下测量点，对比数据才更有意义。
做带载不稳排查，其实和我最开始做电源调试时的感受完全不同。刚入行时我一遇到输出振荡就急着换补偿参数，改来改去，经常把本来能用的板子改成不能用的。后来踩的坑多了，慢慢养成一个习惯：先花十分钟把示波器接好，把SW、输出、FB三个点的波形全部量一遍，再决定动哪里。这个习惯帮我省下了大量返工时间，也避免了无数次“改完更差”的尴尬。如果你现在正被某个DCDC的带载问题卡住，不妨先别改参数，把板子上的关键波形完整看一遍，很多时候答案已经写在了波形里。
