Altium Designer高速PCB地平面分割实战：回流路径精准控制指南

1. 地平面分割不是“切豆腐”，而是高速信号的“交通管制系统”

在Altium Designer里画PCB，很多人把地平面分割当成一个简单的“画线填色”操作：用Keep-Out层或Polygon Pour Cutout工具沿着电源域边界一划，再分别铺铜——完事。我刚入行那会儿也这么干，直到某次调试一款2.4GHz Wi-Fi模块时，发现射频接收灵敏度比参考设计低8dB，噪声底抬高了整整15dB，板子温升异常，但所有DC参数、静态电流、电源纹波都测得“完美”。最后用近场探头一扫，才发现数字地和射频地交界处像开了个喇叭口，300MHz~1GHz频段能量密集喷射。拆开看，分割线正好穿过一条关键的SPI时钟走线下方，而这条走线下方的地平面被人为切成两块，中间留了0.3mm缝隙——这0.3mm，就是高频回流路径被迫绕行27mm后形成的天线。

地平面分割从来就不是物理隔离，而是对高频电流回流路径的主动引导与约束。它解决的核心问题，是让信号的返回电流（Return Current）能以最短、阻抗最低、耦合最可控的方式回到源端。在Altium Designer中，你画的每一道分割线，本质上是在给GHz级的电子“交警”下指令：这里不准直行，必须绕道；那里允许并行，但要限速；这个路口设单行道，那个区域禁鸣笛。如果指令模糊、路标错误、车道宽度不匹配，电子们就会集体“堵车”、互相“按喇叭”（产生共模噪声），甚至“抄近道翻越护栏”（通过容性耦合窜入敏感区域）。

所以，当你在AD里打开Polygon Pour Manager，看到“Remove Islands”、“Thermal Relief”、“Pour Over Same Net Polygons”这些选项时，别只当它们是铺铜的美化开关。它们其实是回流路径的拓扑控制器：Remove Islands决定是否允许孤岛存在——而孤岛就是悬浮的“违章停车场”，会捕获高频噪声并二次辐射；Thermal Relief的 spoke width和gap直接定义了过孔与地平面之间的“匝道宽度”，太窄则回流受阻，太宽则热应力集中；Pour Over Same Net Polygons则控制着不同电源域地平面之间是否允许“跨域渗透”，这在混合信号系统中，往往就是模拟地被数字噪声污染的起点。

关键词“Altium Designer”“高速PCB”“地平面分割”之所以高频共现，并非因为软件操作有多难，而是因为AD提供了足够精细的控制粒度，却也放大了每一个决策的物理后果。它不像某些简化工具那样自动帮你“兜底”，而是把电磁兼容（EMC）的底层逻辑赤裸裸地摊在你面前：你选的每一个参数，都在重写板子的高频阻抗矩阵。接下来，我们就从AD的实际工作流出发，一层层剥开这个看似简单、实则牵一发而动全身的关键环节。

2. 分割前的“三问法”：先别急着画线，先问清信号、电源与噪声的来龙去脉

很多工程师拿到原理图，第一反应就是打开PCB，用多边形铺铜工具围着每个电源网络画圈。结果往往是：数字地（DGND）一块，模拟地（AGND）一块，功率地（PGND）一块，再加个屏蔽地（SGND）——四块地平面像拼图一样铺满整板，彼此之间用0Ω电阻或磁珠连接。表面看很“规范”，实测却问题百出。根源在于，地平面分割的依据，从来不是电源网络的数量，而是信号完整性（SI）与电磁兼容（EMC）的物理需求。在Altium Designer里动笔之前，必须完成一次严格的“三问法”诊断。

2.1 问信号：哪些网络是真正的“高速先生”？

“高速”不是按频率标签划分的，而是由信号边沿速率（dV/dt）和互连长度相对于信号有效谐波波长的比例共同决定的。一个10MHz的时钟，若上升时间仅为1ns，其有效谐波可延伸至350MHz（按0.35/Tr估算），此时若走线长度超过λ/10（即约86mm），就必须按高速处理。在AD中，你需要做的不是查手册，而是打开PCB Rules and Constraints Editor → Electrical → High Speed → Length Tuning，但重点不是设置长度匹配，而是调出Signal Integrity Analyzer（需License）或手动计算：

• 找出所有关键网络：CPU到DDR的DQ/DQS、FPGA到SerDes的TX/RX、ADC/DAC的采样时钟、RF收发链路的本振（LO）和射频（RF）走线。
• 计算每个网络的最大无失真长度：L_max = 0.1 × c / (f_max × √ε_r)，其中c为光速，ε_r为板材介电常数（FR4取4.2），f_max为信号最高有效频率。例如，一个上升时间0.5ns的LVDS信号，f_max≈700MHz，L_max≈10.7mm。这意味着，只要这段走线超过1cm，其回流路径就必须被严格管控。
• 在AD的PCB面板 → Nets中，右键目标网络 →Properties，检查其Layer Stackup Assignment。确保这些网络的参考层（Reference Layer）明确指向你计划分割后的对应地平面。AD不会自动为你绑定，你必须手动指定——这是后续所有分割策略的基石。

提示：AD中“Net Class”功能是你的第一道防线。不要把所有GND网络塞进同一个Net Class。应创建AGND_Sensitive、DGND_Noisy、PGND_HighCurrent等细分Class，并为每个Class单独设置Clearance、Width、Plane Connect规则。这一步做完，你才真正拥有了“按需分割”的能力，而非“按图索骥”。

2.2 问电源：谁在“吃大餐”，谁在“喝清水”？

电源分割的本质，是隔离不同性质的电流路径，防止噪声从“大胃王”传导到“小清新”。这里的“大胃王”指开关电源（DC-DC）、电机驱动、大功率LED等产生剧烈di/dt的负载；“小清新”则是精密运放、ADC基准、PLL电源等对纹波极度敏感的电路。在AD中，仅靠原理图上的VCC_3V3和VCC_5V标签是远远不够的。

你需要深入到Power Distribution Network（PDN）层面：

• 打开Design → Board Insight → Power Delivery（AD 22+），或手动分析：找出所有DC-DC芯片的输入电容（Bulk Cap）和输出电容（Ceramic Cap）位置。这些电容的GND焊盘，就是该电源域的“心脏起搏点”，分割线必须以此为中心向外辐射，而非随意切割。
• 检查每个电源网络的峰值电流与纹波要求。例如，一个为GPU供电的1.2V/50A电源，其输出电容GND焊盘下的地平面，必须与为传感器供电的3.3V/10mA电源的地平面物理隔离，且隔离带宽度至少为该电源轨电压的10倍（即12mm），这是为了确保即使发生最坏情况的耦合，串入的噪声也不超过传感器的LSB分辨率。
• 在AD的PCB → Properties → Board Planning Mode中，启用Layer Stackup Manager，确认各电源层（如PWR1, PWR2）与地层（GND1, GND2）的叠层顺序。高频回流路径优先选择紧邻的参考平面。若你的DGND和AGND被分在不同层（如GND1和GND2），那么它们之间的分割就必须考虑层间耦合——此时，单纯在顶层画分割线毫无意义，你必须在GND1和GND2两层同步执行分割，并确保两层分割线完全重合，否则会形成垂直方向的“槽缝天线”。

2.3 问噪声：哪里是“污染源”，哪里是“保护区”？

噪声源与保护区的界定，决定了分割线的走向与形态。在AD中，这不是一个静态的“画图”任务，而是一个动态的“场仿真”预判过程。

• 识别强干扰源：开关电源的SW节点、H桥驱动的上下管切换点、高速数字总线的并行数据线簇。在AD的PCB → Design Rule Check（DRC）→ Run DRC前，先手动标记这些区域。使用View → Board Insight → Clearance，将这些网络的Clearance规则临时设为极大值（如5mm），强迫你意识到它们的“辐射半径”。
• 划定敏感保护区：PLL环路滤波器、ADC模拟输入引脚、晶振电路、RF前端LNA输入。这些区域在AD中应建立独立的Room（设计区域）。右键空白处 →Place → Room，命名如RF_Section或ADC_Analog_Zone。Room不仅是视觉分隔，更是后续Polygon Pour的约束边界——你可以为Room设置专属的Pour Priority和Net Assignment。
• 关键交叉点核查：所有跨越不同电源域或信号域的走线，都是潜在的“噪声桥梁”。在AD中，使用Tools → Interactive Routing → Cross Select Mode，开启后点击一条跨域走线，系统会高亮显示其所有相关网络。重点检查其参考平面切换点：如果一条高速信号从DGND参考层切换到AGND参考层，那么切换点下方的地平面必须有专用的“桥接铜皮”（Bridge Copper），且桥接宽度≥走线宽度的3倍，长度≥走线参考层切换距离的2倍。这个桥接，在AD中必须用Solid Region（实心区域）手工绘制，而非依赖自动铺铜——因为自动铺铜无法保证桥接的几何精度与电气连续性。

这“三问”做完，你手里拿到的不再是一张待分割的空白地平面，而是一份基于物理定律的“高频交通管制蓝图”。此时，你才真正准备好进入Altium Designer的绘图界面，开始落笔。

3. Altium Designer中的分割实操：从Polygon Pour到Solid Region的精准控制链

在Altium Designer中实现地平面分割，绝非仅仅在Keep-Out层画个闭合图形那么简单。AD提供了从宏观规划到微观控制的完整工具链，但每一环都必须精准咬合，否则前功尽弃。我见过太多案例：工程师用Polygon Pour Cutout完美切出了AGND和DGND，却忘了在过孔密集区关闭“Remove Islands”，导致无数微小铜岛成为噪声陷阱；也有人精心设置了Thermal Relief，却没意识到其spoke gap在1GHz下已等效为一个高阻抗串联电感，彻底切断了回流路径。下面，我们按实际工作流，逐层拆解AD中的核心控制点。

3.1 Polygon Pour：不是“铺铜”，而是“定义回流流域”

Polygon Pour是AD中构建地平面的主力工具，但它的本质是一个智能的、带约束的铜皮生成器。默认设置（如默认的Thermal Relief、默认的Island Removal）对低频板或许够用，对高速板则是灾难源头。

• Pour Over Same Net Polygons：此选项必须关闭（Uncheck）。它的本意是让同一网络的不同铜皮区域自动合并。但在高速分割场景下，你恰恰需要AGND和DGND保持电气隔离。若开启，AD会在你不知情的情况下，用极细的铜丝（<0.1mm）偷偷连接两个地平面，形成完美的“噪声捷径”。实测中，这种“幽灵连接”会导致100MHz以上频段噪声陡增20dB。
• Remove Islands：此选项必须谨慎开启。它的作用是移除面积小于设定阈值的孤立铜皮。阈值设置是关键：设得太小（如0.01mm²），会保留大量微米级铜渣，它们在GHz频段是高效的电容耦合点；设得太大（如1mm²），则可能误删掉你特意保留的、用于局部去耦的“接地焊盘”。我的经验是：对AGND区域，设为0.1mm²；对DGND区域，设为0.5mm²；对PGND区域，设为2mm²。这个差异源于不同区域对噪声的容忍度——模拟地“洁癖”，数字地“耐脏”，功率地“粗放”。
• Thermal Relief：这是最容易被忽视的“高频杀手”。默认的spoke width=0.5mm，gap=0.5mm。在1GHz下，一个0.5mm gap的热焊盘，其等效串联电感高达0.3nH，而一个0.5mm宽的spoke，其等效电阻在高频下因趋肤效应飙升。对于关键器件（如ADC的REF引脚、PLL的VCO电源引脚），必须关闭Thermal Relief，采用Direct Connect（直连）。这意味着过孔焊盘与地平面之间是实心铜连接，无任何间隙。虽然牺牲了焊接便利性，但换来了GHz级回流路径的低阻抗。在AD中，双击过孔 →Properties → Thermal Relief → None。

注意：Direct Connect并非万能。对于大电流功率器件（如MOSFET的Source引脚），直连会导致焊接时热量瞬间被地平面吸走，造成虚焊。此时应采用Custom Thermal Relief：spoke width设为1.0mm，gap设为0.2mm，并将spoke数量增至8条。这在保证一定散热性的同时，将高频阻抗降至可接受水平。

3.2 Solid Region：为“不可妥协”的关键路径定制铜皮

Polygon Pour是“面状”控制，而Solid Region是“线状”与“点状”控制。当你的设计中存在以下情况时，Solid Region是唯一可靠的选择：

• 需要跨越分割线的回流桥接铜皮（Bridge Copper）
• 高频信号换层处的参考平面补全铜皮（Reference Plane Fill）
• 射频电路周围必需的屏蔽墙铜皮（Shield Wall）

在AD中，Place → Solid Region，然后绘制一个矩形或任意多边形。关键参数设置：

• Net Assignment：必须明确指定为对应地网络（如GND_AGND）。
• Layer：选择目标地层（如Bottom Layer）。
• Hatch Style：必须选择Solid（实心填充）。任何Hatch模式（如45° Line）都会引入周期性缝隙，在特定频率下激发谐振。
• Pour Over Same Net Polygons：关闭。确保Solid Region与周边Polygon Pour保持独立，不受其合并逻辑影响。

一个典型应用：一条高速差分对从Top Layer换到Bottom Layer，其参考平面从Top GND切换到Bottom GND。若Bottom GND在此处被分割，那么换层点正下方，必须放置一个Solid Region，尺寸为：长度=差分对线宽×5，宽度=差分对线间距×3。这个铜皮，就是专为回流电流铺设的“VIP通道”，它强制电流在此处平滑过渡，避免因参考平面断裂而产生的阻抗突变与辐射。

3.3 Keep-Out Layer与Mechanical Layer：分割线的“法律文书”

Keep-Out Layer（禁止布线层）常被误用为分割线。实际上，它只是告诉AD“这里不能放线、不能铺铜”，但它不定义网络属性，也不参与电气规则检查。真正的分割“法律文书”，是Mechanical Layer（机械层）配合Design Rule。

• 正确做法：在Mechanical Layer（如Mechanical 1）上，用Line工具绘制分割线轮廓。然后，进入Design → Rules → Plane → Polygon Connect Style，新建一条规则，Scope设为InRegion(Your_Mechanical_Region_Name)，Connection Style设为Direct Connect。这样，AD就知道：在这个机械层定义的区域内，所有地网络必须直连，不得使用热焊盘。
• 为什么不用Keep-Out？因为Keep-Out是“消极防御”，它只阻止铜皮生长，却不阻止噪声通过容性耦合跨越缝隙。而Mechanical Layer + Rule是“积极定义”，它明确了该区域的电气连接策略，是设计意图的正式表达。
• 分割线宽度：在AD中，分割线本身没有“宽度”概念。但物理上，它代表一个无铜区域。这个区域的最小宽度，由你的制程能力决定。嘉立创等主流厂商的最小蚀刻间隙为0.15mm，因此，你的分割线在Mechanical Layer上绘制的“线宽”，应设为0.2mm，以确保制造余量。小于0.2mm，工厂可能将其视为毛刺而忽略，导致地平面意外连通。

3.4 过孔阵列（Via Stitching）：分割边界的“电磁围栏”

分割线不是一堵墙，而是一条“缓冲带”。为了抑制噪声通过缝隙耦合，必须在分割线两侧布置过孔阵列，形成一道低阻抗的“电磁围栏”。在AD中，这不是手动一个个放置，而是用Interactive Via Array工具高效完成。

• 启动：Place → Via Array。
• 关键参数：
  • Grid Spacing X/Y：设为0.5mm。这是经过大量实测验证的平衡点：小于0.5mm，过孔密度太高，增加成本且易引起局部阻抗不连续；大于0.5mm，则在1GHz以上频段围栏效果急剧下降。
  • Via Size：Drill=0.3mm，Pad=0.6mm。小钻孔保证高密度，大焊盘确保与地平面的可靠连接。
  • Net Assignment：必须指定为GND（主地网络），而非分割后的子网（如AGND）。因为围栏的作用是提供公共的、低阻抗的共模电流泄放路径，它必须连接到整个系统的“大地”。
• 放置技巧：不要让Via Array紧贴分割线边缘。应在分割线两侧各留出0.3mm的“无铜缓冲区”，然后在此缓冲区外侧放置Via Array。这个缓冲区，是为制造公差预留的空间，确保即使板厂蚀刻稍有偏差，过孔也不会意外落入分割缝隙中，导致短路。

这套从Polygon Pour到Solid Region，再到Mechanical Layer与Via Array的组合拳，构成了Altium Designer中地平面分割的完整控制链。它不是魔法，而是对电磁物理定律的敬畏与具象化。每一步操作，都在重新定义电子的“回家之路”。

4. 分割后的终极验证：用AD原生工具做“高频CT扫描”

画完分割线，铺完铜，布完线，很多工程师就导出Gerber，扔给板厂。这是最危险的时刻。地平面分割的缺陷，往往在实物测试阶段才暴露，而那时改版成本已是十倍。Altium Designer内置的几项原生验证工具，就是你的“高频CT扫描仪”，能在投板前揪出90%的致命隐患。它们无需额外License，只需正确理解其物理含义。

4.1 Polygon Pour Manager的“岛屿透视眼”

Polygon Pour Manager（右键Polygon → Properties → Polygon Manager）不仅是铺铜控制台，更是地平面健康状况的“X光片”。

• 查看Islands：勾选Show Islands。AD会用红色高亮所有被识别为“孤岛”的铜皮。此时，不要急于点击Remove。先用鼠标悬停，看状态栏显示的岛屿面积。记住：面积<0.05mm²的铜渣，是高频噪声的绝佳发射器；面积>0.5mm²的孤岛，可能是你刻意保留的局部去耦焊盘。前者必须清除，后者需确认其Net Assignment是否正确（是否误连到了错误的地网络）。
• 检查Pour Boundaries：勾选Show Boundaries。AD会用绿色虚线显示当前Polygon的铺铜边界。重点检查：这些边界是否与你在Mechanical Layer上绘制的分割线完全重合？是否存在因图形未闭合、线段重叠导致的边界“毛刺”？一个微小的边界缺口，在AD中可能表现为一片意外的铜皮蔓延，而在现实中，就是一条噪声泄漏的“暗道”。

4.2 Clearance Constraint的“高压测试”

Clearance（间距）规则，通常用于防止短路。但在地平面分割验证中，它是检测“隐性连接”的高压探针。

• 创建专项规则：进入Design → Rules → Electrical → Clearance，新建一条规则，Scope设为All，但Where the First Object Matches设为InNet('GND_AGND')，Where the Second Object Matches设为InNet('GND_DGND')。将Minimum Clearance设为0.3mm（远大于常规的0.15mm）。
• 运行DRC：Tools → Design Rule Check。如果DRC报告中出现任何GND_AGND与GND_DGND之间的间距违规，说明这两块地平面在某处发生了意外的、未被设计意图允许的铜皮接触。这通常源于：
  • Polygon Pour的Pour Over Same Net Polygons被错误开启；
  • 一个跨域走线的SMD焊盘，其Paste Mask层意外延伸到了另一块地平面上；
  • 机械层分割线绘制时，末端未精确闭合，留下了一个微小的“桥接点”。
• 定位与修复：DRC报告会精确定位违规坐标。在PCB视图中，Ctrl+G跳转到该坐标，放大100倍观察。你会发现，往往是一个0.02mm的线段重叠，或一个焊盘的Courtyard层轻微溢出。这就是高频设计的魔鬼细节。

4.3 Signal Integrity Analyzer的“回流路径显影”

如果你拥有SI Analyzer License，这是最直观的验证方式。它能将抽象的“回流路径”可视化为一条条流动的电流线。

• 设置激励：在Tools → Signal Integrity → Setup中，为关键高速网络（如DDR DQ0）设置一个1ns上升沿的阶跃激励。
• 运行分析：Tools → Signal Integrity → Analyze。在结果视图中，切换到Return Current Path（回流路径）。
• 解读图像：健康的回流路径，应该是一条紧贴信号走线正下方、宽度均匀、无明显分叉的亮带。如果出现以下现象，即为严重警告：
  • 路径断裂：亮带在分割线处中断，然后在远处重新出现——说明回流被迫绕行，路径长度剧增，必然导致辐射与串扰。
  • 路径发散：亮带在分割线附近突然变宽、变淡，向多个方向弥散——说明回流电流在寻找所有可能的耦合路径，包括通过缝隙的容性耦合，这是EMI超标的核心原因。
  • 路径偏移：亮带明显偏离信号走线中心，偏向某一侧——说明该侧的地平面参考更优，另一侧可能存在阻抗不连续或分割不当。

实战心得：SI Analyzer的仿真结果，与实测近场扫描图高度吻合。我曾用它预测出一块板子在800MHz的辐射峰值，实测时用频谱仪在相同位置扫到的峰值频率误差<5MHz。这证明，AD的SI引擎，已经足够作为高速PCB设计的“第一道质量门”。

4.4 Layer Stackup Manager的“叠层压力测试”

地平面分割的效果，最终取决于整个叠层结构。AD的Layer Stackup Manager，可以让你进行一场无声的“叠层压力测试”。

• 检查参考平面连续性：在Design → Layer Stackup Manager中，展开每一层，查看Reference Layer设置。确保所有高速信号层（如Top Layer, Inner Layer 2）的Reference Layer，都指向你已分割好的、对应的功能地层（如GND_AGND, GND_DGND）。如果一个信号层的Reference被错误地指向了未分割的“全局GND”，那么你前面所有的分割努力都将被这个错误覆盖。
• 验证分割层一致性：如果采用了多层地平面分割（如GND1用于AGND，GND2用于DGND），则必须在Stackup Manager中，为GND1和GND2分别设置不同的Net Name（如AGND,DGND），并确保它们的Electrical Thickness和Dielectric Constant参数准确。AD会据此计算层间耦合系数。若GND1与GND2之间的介质厚度（Core Thickness）设置错误（如误将0.1mm设为0.5mm），则仿真出的层间噪声耦合量将与实际相差一个数量级。

这套验证流程，耗时约15-20分钟，但它能将你从“凭感觉设计”推向“凭数据交付”。每一次成功的DRC、每一条清晰的回流路径、每一组吻合的叠层参数，都是对电磁物理定律的一次致敬，也是对你Altium Designer功力的一次无声认证。

5. 踩坑实录：那些让资深工程师连夜改版的“分割幻觉”

在Altium Designer中做地平面分割，最大的陷阱不是技术不会，而是陷入了各种“分割幻觉”——看起来逻辑完美，实测却惨不忍睹。这些坑，我几乎都踩过，也看着同事踩过。它们不源于AD软件的bug，而源于对高频电磁行为的误解。下面，我用三个真实案例，还原排查全过程，告诉你如何一眼识破这些幻觉。

5.1 幻觉一：“数字地和模拟地，用0Ω电阻连起来就万事大吉”

现象：一块音频处理板，AGND和DGND严格分割，两块地平面在一点用0Ω电阻连接。原理图标注“单点接地”。实测中，ADC采集的音频底噪中，清晰叠加了100MHz的尖峰，幅度达-60dBm。

排查链路：

• 第一步：用近场探头扫描0Ω电阻两端。发现电阻体本身并无辐射，但其焊盘周围的AGND铜皮上，有强烈的100MHz驻波。
• 第二步：在AD中，隐藏所有信号层，仅显示AGND层。发现0Ω电阻的AGND焊盘，被一个直径3mm的圆形铜皮包围，而这个铜皮，又通过一条0.2mm宽的细铜带，连接到主AGND区域。这条细铜带，在100MHz下呈现高阻抗，形成了一个LC谐振腔。
• 第三步：检查AD的Polygon Pour设置。发现AGND的Remove Islands阈值设为0.01mm²，而这个3mm圆盘，因被0Ω电阻的焊盘“锚定”，未被识别为孤岛，得以保留。
• 根因定位：所谓的“单点接地”，在物理上变成了一个“单点+细线+谐振腔”的结构。0Ω电阻只是直流通路，对100MHz交流而言，它与那段细铜带共同构成了一个π型滤波器，而那个3mm铜盘，就是滤波器的谐振电容。

修复方案：在AD中，删除那个3mm圆盘，将0Ω电阻的AGND焊盘直接融入主AGND铜皮，并将连接铜带宽度加粗至2mm。同时，在0Ω电阻旁，并联一个100pF的NP0陶瓷电容，为100MHz提供低阻抗旁路。修改后，尖峰消失。

教训：在AD中，“单点接地”的实现，必须是一个宽铜皮上的一个焊盘，而不是“一个焊盘+一根细线+一个孤岛”。视觉上的“点”，必须是物理上的“面”。

5.2 幻觉二：“分割线画得越直越漂亮，EMC就越好”

现象：一块工业控制板，DGND和AGND的分割线是一条完美的直线，贯穿整个板子。EMC测试中，30-60MHz频段辐射超标12dB。

排查链路：

• 第一步：用频谱仪+近场探头，沿分割线扫描。发现辐射峰值并非在线上，而是在分割线与一条24V电源走线的交叉点。
• 第二步：在AD中，测量该24V走线与分割线的垂直距离。发现仅为0.5mm。而该24V线上，有一个DC-DC芯片的SW节点，其开关频率为500kHz，但边沿速率极高，含丰富谐波。
• 第三步：启用AD的Design → Board Insight → Clearance，将24V网络与GND_AGND网络的Clearance规则设为1.0mm，重新运行DRC。DRC立刻报告数十处违规——原来，那条“完美”的直线分割线，在AD中被定义为Mechanical Layer上的Line，而24V走线的Solder Mask层，在制造时会略微扩张，导致实际铜皮与分割线的距离小于0.15mm。
• 根因定位：那条“漂亮”的直线，恰恰成了最强的“噪声天线馈电点”。24V走线的高频噪声，通过极小的间隙，以电容耦合方式，高效注入AGND平面，再由AGND平面作为辐射体发射出去。

修复方案：在AD中，将分割线在此处弯曲，形成一个半径为2mm的圆弧，使24V走线与分割线的最小距离扩大至3mm。同时，在24V走线下方的DGND平面上，放置一个2mm×2mm的Solid Region铜皮，专门用于吸收该走线的回流电流。修改后，30-60MHz辐射下降15dB。

教训：分割线不是艺术线条，而是电磁屏障。它的形态，必须服从于它所要隔离的噪声源的物理特性。遇到强干扰源，宁可“丑”，也要“宽”。

5.3 幻觉三：“AD的自动铺铜很智能，我只需要画好分割线”

现象：一块FPGA开发板，DGND分割线画得非常规范。但FPGA的Bank 34（高速SerDes）区域，信号完整性极差，眼图张不开。

排查链路：

• 第一步：用示波器抓取SerDes TX信号。发现信号在上升沿后，有一个明显的“台阶”，持续约100ps。
• 第二步：在AD中，关闭所有信号层，仅显示DGND层。发现FPGA Bank 34下方的DGND铜皮，被Polygon Pour的Remove Islands功能，移除了大量面积小于0.1mm²的铜渣。但这些铜渣，原本是围绕每个IO焊盘的“局部接地焊盘”，用于为每个IO提供独立的、低感的回流路径。
• 第三步：检查Polygon Pour的Island Removal设置。发现阈值设为0.05mm²，而FPGA IO焊盘的标准接地焊盘面积约为0.08mm²，刚好在阈值之上，被保留；但一些更小的、用于内部ESD保护的接地焊盘（面积0.03mm²），被全部移除。
• 根因定位：AD的“智能”铺铜，移除了那些肉眼难辨、却对GHz级信号至关重要的微小接地结构。FPGA的每个IO，都需要一个独立的、就近的回流“出口”。移除这些微小焊盘，迫使回流电流必须穿越更长的路径，产生了可观的寄生电感，直接表现为信号边沿的“台阶”。

修复方案：在AD中，为FPGA Bank 34区域，创建一个独立的Polygon Pour，其Remove Islands阈值设为0.01mm²，并关闭Thermal Relief。同时，手动为每个IO焊盘，添加一个0.1mm×0.1mm的Solid Region，Net Assignment为DGND。修改后，眼图完全张开。

教训：Altium Designer的自动化，是双刃剑。在关键的高速区域，必须放弃“全自动”，拥抱“半自动+手工精修”。你的手指，比任何算法都更懂GHz级电子的归家渴望。

这些坑，每一个都曾让我在凌晨三点对着示波器屏幕发呆。但正是这些坑，塑造了我对Altium Designer和高速PCB设计的真正理解：它不是软件操作，而是电磁物理在铜箔上的具象演绎。每一次成功的分割，都是对麦克斯韦方程组的一次虔诚实践。

6. 从分割到系统：一个完整高速PCB设计的闭环思维

地平面分割，只是高速PCB设计这张巨大拼图中的一块。把它孤立出来，就像只研究汽车的刹车片，却不管发动机、变速箱和轮胎。在Altium Designer中，一个真正稳健的高速设计，必须是一个从芯片引脚出发，经由走线、过孔、平面、电源，最终回到芯片引脚的完整闭环。分割，只是这个闭环中，对“回流路径”这一关键环节的主动管理。下面，我用一个真实的项目——一款基于Xilinx Zynq UltraScale+的雷达信号处理板——来展示这个闭环是如何在AD中构建的。

6.1 芯片级：从BGA焊盘开始的“路径规划”

Zynq的HP Bank（高速I/O）引脚密度极高，BGA焊盘间距仅0.8mm。在AD中，第一步不是画分割线，而是为每个关键引脚定义其专属的回流路径。

• Pin-Pair Mapping：在原理图中，为每个高速差分对（如HP0_D0_P/N），明确标注其参考地引脚（通常是相邻的GND Ball）。在AD的PCB中，导入网表后，使用Tools → Fanout → Auto Fanout，但关键在于：Fanout的过孔，必须紧邻GND Ball，并直接连接到其下方的地平面。这意味着，你的第一个过孔，不是放在信号线上，而是放在GND Ball的焊盘上。
• BGA下方的“地平面迷宫”：Zynq BGA下方，有数十个GND Ball。在AD的Layer Stackup Manager中，为Inner Layer 2（紧邻Top Layer）专门分配为GND_HP平面。然后，使用Place → Solid Region，在BGA投影区域内，绘制一个与BGA外形一致的、实心的GND_HP铜皮。这个铜皮，就是所有HP Bank信号的“第一站”回流平面。它必须与外部的DGND分割平面，通过密集的Via Array（0.5mm间距）无缝连接。

6.2 走