Altium Designer原理图与封装协同设计核心逻辑

1. 这不是“画图软件操作指南”，而是硬件工程师的原理图设计思维起点

很多人第一次打开Altium Designer（AD），点开新建原理图，拖几个电阻电容，连几根线，保存——以为自己已经“会画原理图”了。但真正参与过量产项目的人清楚：一张能通过DFM评审、让PCB工程师不皱眉、让产线贴片不报错、让售后维修能快速定位的原理图，从来不是靠“把元件连上”完成的。它是一套完整的硬件设计语言，而AD只是这个语言的书写工具。我带过三届应届生做硬件实习，90%的人卡在同一个地方：他们能照着芯片手册抄出电路，却说不清为什么R1必须放在U1的第3脚旁边，而不是堆在图纸右下角；他们能调出封装库选个SOIC-8，却不知道这个封装的焊盘中心距是1.27mm还是0.65mm，更不知道如果用错，回流焊后芯片会整体偏移0.3mm导致虚焊。这背后不是AD操作不熟，而是对“原理图=设计意图的精确表达”这一本质认知缺失。本文不讲“File→New→Schematic”的点击路径，而是从一个真实问题切入：当你拿到STM32F103C8T6最小系统板需求时，如何用AD把“控制LED亮灭”这个简单功能，拆解成可验证、可复用、可传承的原理图结构？核心关键词就三个：AD、原理图、封装——但它们不是孤立的菜单项，而是设计逻辑的三个咬合齿轮。原理图定义信号流向与功能模块边界，封装决定物理实现可行性，而AD是让这两者严丝合缝咬合的精密工装。接下来所有内容，都围绕这个咬合关系展开。

2. 原理图不是“连线图”，而是分层设计意图的视觉化契约

2.1 为什么“页码重复”（如OrCAD-11010报错）是设计思维崩塌的第一征兆

你见过那种整张A4纸密密麻麻塞满上百个器件、几十条网络标号的原理图吗？我见过最极端的一个项目，客户发来的原始文件里，一页原理图同时包含电源管理、MCU核心、USB接口、SD卡槽、LCD驱动……所有模块挤在一起。结果呢？PCB布线时，USB差分线被电源地平面割裂，EMI超标；调试时，想查VDD_IO电压，得在密密麻麻的走线中找半天；量产时，贴片机识别错误率飙升——因为器件坐标和BOM表顺序完全错位。OrCAD报错“page number都设成了1”表面看是软件设置失误，深层原因是设计者放弃了模块隔离这一基本契约。在AD中，Page Number不是页码，而是设计责任域的编号。第1页该是电源树（Power Tree），明确标注LDO输入/输出电压、电流能力、去耦电容位置；第2页是MCU核心（Core Logic），只放晶振、复位、BOOT配置、JTAG接口；第3页是外设接口（Peripheral Interface），比如LED控制电路就该独立成页，只包含限流电阻、LED、驱动三极管及对应MCU引脚。这样做的好处是什么？当LED不亮时，维修工程师直接翻到第3页，无需在百页图纸中大海捞针；当需要升级为RGB LED时，只需替换第3页，前两页完全不动。我经手的一个工业控制器项目，因坚持分页设计，后期增加CAN总线模块时，仅用2小时就完成原理图修改，而隔壁组用单页大图的同事花了3天重排布线。AD的“Sheet Symbol”不是装饰按钮，它是把设计意图翻译成可管理单元的语法糖。

2.2 “DDR4原理图”为何必须用层次化设计，而非堆砌器件

DDR4内存接口是检验原理图设计功底的试金石。它的关键约束有三：一是地址/控制线需严格等长（±50mil），二是DQ/DQS数据组内需组内等长（±10mil），三是参考平面必须连续。如果用传统“平铺式”画法，你会在一张图上画出：DDR4芯片、16颗DDR4颗粒、数十个终端电阻、多路VDD/VSS电源滤波电容、时钟缓冲器……结果就是：等长约束无法可视化，因为你根本找不到哪几根线属于同一组；电源噪声耦合路径模糊，因为VDD_DDR和VDD_QS混在同一区域；更致命的是，当某颗颗粒更换型号时，你得手动修改所有相关走线和阻容参数。而正确做法是：用AD的Hierarchical Design构建三层结构。顶层（Top Sheet）只放Sheet Symbol：DDR4_Controller、DDR4_Memory_Bank0、DDR4_Termination_Network；中间层（Child Sheet）中，DDR4_Controller页专注MCU侧DDR控制器引脚分配、时钟生成逻辑、寄存器配置说明；DDR4_Memory_Bank0页则只画该Bank的16颗颗粒、对应终端电阻、本地去耦电容，并强制用Bus Entry标注DQ[0..63]、DQS[0..7]等总线；底层（Primitive Sheet）存放所有终端电阻的精确值计算过程（如根据ODT模式选择40Ω或60Ω）。这样，等长约束可直接在DDR4_Memory_Bank0页内用AD的“Interactive Length Tuning”工具实时校验；当更换颗粒时，只需更新该页的封装和参数，顶层连接自动同步。我曾帮一家医疗设备公司重构DDR4原理图，采用此方法后，PCB布线周期从14天缩短至5天，且一次通过SI仿真。

2.3 “STM32F103C8T6最小系统板”原理图的骨架搭建逻辑

以最经典的入门级单片机为例，拆解其原理图骨架。很多人直接从ST官网下载参考设计，复制粘贴完事。但真正有效的学习，是反向推导ST为何这样布局。先看核心约束：STM32F103C8T6的VDDA/VSSA必须独立于数字电源，且需加LC滤波；BOOT0/1引脚需明确上拉/下拉状态；SWD接口的SWCLK/SWDIO需预留测试点；所有未使用引脚必须按手册要求处理（悬空、上拉或下拉）。因此，最小系统原理图必须包含四个强制性子页：

• Power Supply Page：画出AMS1117-3.3V LDO，输入端加10μF钽电容+0.1μF陶瓷电容，输出端加22μF电解电容+0.1μF陶瓷电容；特别标注VDDA/VSSA滤波网络（10μF + 100nF + 10nF三级滤波）；
• MCU Core Page：放置U1（STM32F103C8T6），只连接VDD/VSS、VDDA/VSSA、NRST、OSC_IN/OSC_OUT、BOOT0/1；所有未使用引脚统一标注“NC (No Connect)”并加注释“See DS for unused pin handling”；
• Debug Interface Page：单独一页画SWD接口，包含10-pin Cortex Debug Connector、4.7kΩ上拉电阻、0Ω跳线用于断开SWDIO；
• User Interface Page：LED控制电路在此页，含限流电阻（计算：假设LED压降2V，MCU高电平3.3V，目标电流5mA，则R = (3.3-2)/0.005 = 260Ω，选用270Ω标准值）、LED正负极方向、以及MCU引脚标注（如PA0）。
  这种骨架的意义在于：当你要扩展“控制LED亮灭”功能时，只需在User Interface Page新增电路，其他页零改动。而新手常犯的错误是把LED直接画在MCU Core Page上，导致后续添加蜂鸣器、按键时，核心页越来越臃肿，最终失控。

3. 封装不是“长得像就行”，而是物理世界与电气世界的双向翻译器

3.1 “0603封装尺寸”背后的毫米级战争：为什么焊盘宽度差0.05mm就导致虚焊

封装（Footprint）常被误认为“画个方框+几个圆点”。但实际中，一个0603电阻封装的成败，取决于三个毫米级参数：焊盘长度（Pad Length）、焊盘宽度（Pad Width）、焊盘间距（Center-to-Center Spacing）。以村田GRM155R61E105KE15D（1μF/25V X7R）为例，其官方推荐焊盘尺寸为：长度1.0mm，宽度0.6mm，间距0.8mm。若你在AD中随意设为长度1.2mm、宽度0.8mm，看似“更保险”，实则埋下隐患：回流焊时，过大的焊盘导致锡膏熔融后向两侧铺展，形成“枕头效应”（Head-in-Pillow），焊点强度下降30%；更严重的是，当该电阻与相邻0805电容布局紧凑时，过宽焊盘可能与0805的焊盘桥接，造成短路。我曾遇到一个案例：某IoT模组量产时，0603电容虚焊率高达12%。FA分析发现，AD封装库中所有0603器件焊盘宽度被统一设为0.7mm（为适配旧版钢网），而村田最新规格书已将推荐值收紧至0.6mm。修正后虚焊率降至0.3%。因此，在AD中创建封装时，必须严格执行：

1. 查阅器件Datasheet第X页的“Landing Pattern”或“Recommended Solder Pad Layout”章节；
2. 在AD的PCB Library编辑器中，用“Pad”工具精确绘制，禁用“Auto-Generated Pad”；
3. 对关键器件（如QFN、BGA）启用AD的“3D Body”功能，导入STEP模型验证焊盘与实体是否匹配。

提示：AD中“0603封装尺寸”不是固定值，而是动态参数。例如，用于高频滤波的0603电容，需采用“窄焊盘+长焊盘”（0.5mm×1.2mm）以减小寄生电感；而用于电源去耦的0603电容，则用“宽焊盘+短焊盘”（0.7mm×0.9mm）以增强散热。你的封装库必须按应用场景分类，而非按尺寸命名。

3.2 “QFN封装”为何是AD封装设计的终极考场：热焊盘（Thermal Pad）的生死线

QFN（Quad Flat No-lead）封装因其散热好、体积小，广泛用于DC-DC转换器、WiFi模块。但它的热焊盘（Exposed Thermal Pad）处理不当，会导致芯片过热失效。以TI的TPS54302DDAR（3A DC-DC）为例，其QFN-10封装底部有一个4.0mm×4.0mm的热焊盘。Datasheet明确要求：热焊盘必须连接到大面积铜皮（至少25mm²），且需开多个直径0.3mm的过孔（建议≥9个），过孔中心距0.8mm，填充导电胶。若在AD中忽略此要求，仅画一个实心铜皮，后果是：回流焊时，热焊盘下方气体无法逸出，形成空洞（Void），热阻升高50%，芯片结温超限。正确做法是在AD的PCB Library中：

• 先用“Solid Region”绘制4.0mm×4.0mm热焊盘；
• 再用“Via”工具在热焊盘内阵列放置9个0.3mm过孔，确保过孔边缘距焊盘边缘≥0.2mm（防蚀刻偏差）；
• 最后为热焊盘指定网络名“GND”，并设置“Polygon Connect Style”为“Direct Connect”（直连，非十字连接）。
  我曾为一个车载导航项目优化QFN封装，将热焊盘过孔数从默认4个增至12个，并在PCB层叠中为该区域增加2oz铜厚，使芯片满载温升从85℃降至62℃，通过车规级高温老化测试。

3.3 “封装继承多态”：如何用AD的Variant机制实现一库多用

“封装继承多态”不是编程术语，而是AD高级用户的实战技巧。想象一个场景：你设计的主板需兼容两种存储芯片——Micron MT41K256M16TW（96-ball BGA）和Samsung K4B4G1646E（96-ball BGA）。两者引脚定义相同，但焊球直径不同（Micron为0.4mm，Samsung为0.35mm）。若为每个芯片建独立封装，BOM管理将混乱。此时应启用AD的Component Variant功能：

1. 在SchLib中创建主元件“DDR3_SDRAM_96BGA”，其Symbol引脚按JEDEC标准定义；
2. 在PcbLib中创建基础封装“BGA96_10x12_P0.8”，焊盘尺寸设为通用值（0.35mm直径）；
3. 在Projects→Variants中新建两个Variant：“Micron_MT41K256M16TW”和“Samsung_K4B4G1646E”；
4. 在Variant设置中，为Micron Variant指定焊盘直径0.4mm，为Samsung Variant指定0.35mm。
   这样，原理图中所有使用该元件的地方，只需切换Variant，PCB封装自动更新，BOM也按Variant生成。我们团队用此方法管理200+颗BGA器件，版本切换时间从2小时缩短至1分钟。

4. AD环境中的原理图与封装协同：从“能用”到“可靠”的七道关卡

4.1 第一道关卡：库管理——为什么“AD元件库”必须分三层架构

新手常把所有元件扔进一个“Miscellaneous Devices.IntLib”，结果是：找一个STM32符号要翻10分钟，改一个电阻封装要全局搜索。专业做法是建立三层库架构：

• Symbol Library（原理图符号库）：按功能分类，如MCU_STM32.SchLib、Passive_Resistor.SchLib、Interface_USB.SchLib。每个Symbol必须包含：标准IEEE图形（如电阻用锯齿线）、完整引脚名称（非Pin1/Pin2，而用VDD、CLK、DATA）、引脚电气类型（Input/Output/IO/Power）；
• Footprint Library（PCB封装库）：按封装类型分类，如SMD_0402.PcbLib、QFN_40.PcbLib、Connector_HDR2.54.PcbLib。每个Footprint必须关联3D模型（STEP文件），并在Description中注明“Based on [Datasheet Rev]”；
• Integrated Library（集成库）：由SchLib和PcbLib编译生成.IntLib，这是AD工程中实际调用的库。关键点：集成库必须启用“Validate Components”选项，确保Symbol引脚数与Footprint焊盘数严格一致。
  我曾审计过一个军工项目库，发现其MCU_STM32.SchLib中，STM32F103C8T6的Symbol有48个引脚，但LQFP48.PcbLib中对应封装只有47个焊盘（漏了VSSA），导致PCB布线时VSSA网络悬空。启用库验证后，此类错误100%拦截。

4.2 第二道关卡：交叉引用——如何用AD的“Annotate”功能杜绝“原理图与PCB不一致”

“AD检查原理图有没有连上”不是靠肉眼，而是靠系统级交叉引用。常见错误是：原理图中U1的RST引脚连到C1，但PCB中U1的16脚（实际RST引脚）却连到R2。根源在于没有执行Annotate Schematics。正确流程：

1. 原理图绘制完成后，执行Tools→Annotation→Annotate Schematics；
2. 在对话框中勾选“Reset All Designators”，设置起始编号（如U?从U1开始，R?从R1开始）；
3. 关键步骤：勾选“Update Free Primitives and Fill in Database”，确保所有未编号器件被赋予唯一ID；
4. 执行后，AD自动生成Project Outputs/Engineering Change Order (ECO)，对比原理图与PCB的器件列表。
   我经手的一个项目，因跳过此步，原理图中R10被手工改为R100，PCB中仍为R10，导致BOM清单错误，采购了1000颗错误电阻。启用Annotate后，ECO报告立即标红差异。

4.3 第三道关卡：电气规则检查（ERC）——那些被忽略的“红色波浪线”真相

AD的ERC不是摆设。典型警告如“Net has no driving source”（网络无驱动源），新手常直接Suppress。但真实案例是：某传感器电路中，I2C_SCL网络被标记此警告，排查发现是MCU的SCL引脚电气类型被误设为“Passive”而非“IO”，导致AD无法识别其为驱动源。修正后，该网络在PCB中自动获得正确布线规则。ERC设置要点：

• 在Project→Options中，将“Unconnected Logical Pins”设为Error（非Warning）；
• 将“Duplicate Pin Names”设为Error，防止同名引脚冲突；
• 启用“Report Suppressed Warnings”，定期审查被压制的警告。
  我们团队规定：所有ERC Error必须100%解决，Warning压制需提交书面原因并经组长签字。

4.4 第四道关卡：封装映射——为什么“AD怎样给元件添加3D封装”决定DFM一次通过率

“AD中元器件库对照表”本质是封装映射表。例如，原理图中U1为“STM32F103C8T6”，其Footprint必须映射到PCB库中的“LQFP48_7x7_P0.5”。映射错误直接导致PCB无法布线。正确方法：

1. 在SchLib中，双击元件→Properties→Footprint，点击“Add”；
2. 在弹出窗口中，Library选择“LQFP48.PcbLib”，Footprint Name选择“LQFP48_7x7_P0.5”；
3. 点击“Find”验证该封装是否存在；
4. 关键：勾选“Show 3D Body”，确认3D模型与实物匹配。
   某次嘉立创打样，因U1封装映射为“LQFP48_10x10_P0.5”（错误尺寸），PCB厂反馈“焊盘中心距不符”，返工延误3天。此后我们强制要求：所有新元件入库前，必须用AD的3D View（3D→Toggle 3D）旋转查看模型，截图存档。

4.5 第五道关卡：网络表生成——“AD导出的钻孔文件名称是什么”背后的协同逻辑

网络表（Netlist）是原理图与PCB的唯一桥梁。AD导出网络表时，文件名格式为[ProjectName].Net，但关键不在名字，而在内容一致性。常见陷阱：原理图中网络标号“VCC_3V3”与PCB中网络名“VCC3V3”不一致（少下划线），导致网络未连接。解决方案：

• 在原理图中，所有网络标号统一用“VCC_3V3”格式（下划线分隔）；
• 在PCB中，执行Design→Netlist→Clear All Nets，再重新导入；
• 导入后，用PCB面板的“Nets”视图，筛选“Orphaned”网络，确保无悬空网络。
  我曾用此方法定位一个隐蔽问题：原理图中“GND”与“PGND”被误认为同一网络，实际应隔离。通过筛选Orphaned网络，发现PGND在PCB中无任何连接，及时修正。

4.6 第六道关卡：BOM生成——“stm32f103c8t6原理图”如何支撑精准采购

BOM（Bill of Materials）不是简单列表，而是设计意图的采购翻译。AD生成BOM时，必须包含：

• Comment字段：填写器件规格（如“10kΩ 0603 1%”）；
• Description字段：填写完整描述（如“Resistor, Thick Film, 10kΩ, 0.1W, ±1%, 0603”）；
• Footprint字段：填写封装（如“0603”）；
• Designator字段：按Annotate结果（如R1, R2）；
• Supplier Part Number字段：填采购编码（如“RES-0603-10K-1%-YAGEO”）。
  我们团队BOM模板强制要求：所有电阻电容的Comment必须含阻值/容值、精度、封装、品牌（如“100nF 10% 0603 MURATA”），避免采购员误购。

4.7 第七道关卡：版本追溯——“ddb文件怎么用ad打开”揭示的协作死穴

.ddb（Design Database）是AD早期版本的数据库格式，现已淘汰。但遗留项目中常遇到。正确打开方式：用AD 18及以上版本，File→Open→选择.ddb文件，AD会自动转换为.PrjPcb工程。但更深层问题是：为何还存在.ddb？因为它代表无版本管理的协作模式。专业团队必须用Git管理AD工程，每次提交包含：.SchDoc、.PcbDoc、.PrjPcb、.IntLib。我曾接手一个.ddb项目，因无历史记录，无法追溯某处修改是何时、由谁、为何而做，耗时2天才理清逻辑。现在我们所有项目强制启用Git，分支策略为：main（发布版）、dev（开发版）、feature/*（特性分支）。

5. 从“dwg文件导入AD”到“AD导入Gerber转PCB”：跨平台协同的生存法则

5.1 “dwg文件导入AD”不是万能钥匙，而是精度妥协的艺术

AutoCAD的DWG文件常用于机械结构图，导入AD时需清醒认识其局限性。DWG本质是矢量图形，不含电气属性。导入后，所有线条变为“Graphic Line”，无法作为网络连接。正确做法：

1. 在AutoCAD中，将结构图导出为DXF格式（AD支持更好）；
2. 在AD中，File→Import→DXF，设置单位为“Millimeters”，比例1:1；
3. 导入后，用AD的“Place→Line”工具，沿DXF轮廓重新绘制PCB板框（Board Outline），并将其设为“Keepout Layer”；
4. 关键：禁用“Import as Primitives”，否则生成大量不可编辑的图形对象。
   我曾见一个项目，直接导入DWG后用图形线当板框，导致PCB厂无法识别板边，打样失败。重绘板框后一次通过。

5.2 “AD导入Gerber转PCB”是逆向工程，更是设计复盘的黄金机会

Gerber是PCB制造语言，导入AD用于逆向分析或修改。但Gerber无网络拓扑，只有铜皮、焊盘、丝印的光栅图像。导入步骤：

1. File→Import→Gerber，选择所有Gerber文件（.GTL, .GBL, .GTS, .GBS, .GTO, .GBO, .GTL等）；
2. 在Gerber Setup中，为每层指定Layer（Top Copper, Bottom Copper等）；
3. 导入后，用AD的“Measure Distance”工具，测量关键焊盘间距，反推封装尺寸；
4. 用“Design→Rules→Electrical→Clearance”设置安全间距，运行DRC检查。
   这不是为了抄袭，而是学习：某次我们分析竞品WiFi模块Gerber，发现其RF走线采用“微带线”结构，介质厚度1.6mm，线宽0.3mm，据此优化了自身设计。

5.3 “orcad导出pdf原理图”与“ad20导出原理图pdf只有部分区域”的根源解析

PDF导出问题暴露AD与OrCAD的底层差异。OrCAD导出PDF时，将整个原理图视为单页Canvas，而AD 20默认按“当前视图”导出。解决AD 20 PDF截断问题：

1. 在原理图中，View→Fit Document（Ctrl+Home）；
2. File→Smart PDF，勾选“Include all schematic documents”；
3. 在“Page Setup”中，Paper Size设为“A4”，Orientation设为“Landscape”，Scale设为“Fit to Page”。
   更根本的方案：用AD的“Reports→Bill of Materials”生成BOM PDF，用“Reports→Simple BOM”生成简洁物料表，替代原理图PDF。

6. 实战避坑：那些让老手也皱眉的AD原理图与封装陷阱

6.1 陷阱一：“AD在铜皮里面走线怎么避让了”——铺铜与走线的动态博弈

新手常抱怨：铺铜后，走线被铜皮“吃掉”。根源是铺铜（Polygon Pour）的“Remove Dead Copper”和“Pour Over Same Net Polygons”设置冲突。正确配置：

• 在Polygon Pour Properties中，勾选“Remove Dead Copper”（清除死铜）；
• 取消勾选“Pour Over Same Net Polygons”（避免铜皮覆盖同网络走线）；
• 设置“Clearance”为0.2mm（大于走线线宽）；
• 关键：铺铜后，执行Tools→Polygon Pours→Repour Selected（或全部）。
  我曾为一个电机驱动板优化，将铺铜Clearance从0.1mm调至0.25mm，解决了MOSFET驱动信号被铜皮耦合干扰的问题。

6.2 陷阱二：“ad如何将铺铜开窗”——散热与EMI的平衡术

“开窗”（Cutout）不是删除铜皮，而是为散热或EMI隔离留通道。例如，DC-DC芯片下方需开窗以利散热。操作：

1. 在PCB中，Place→Solid Region，绘制开窗区域；
2. 双击该Region→Properties→Layer设为“Bottom Overlay”（丝印层），而非铜层；
3. 在Polygon Pour中，勾选“Pour Over Same Net Polygons”，确保铜皮避开该区域。
   某次热测试发现芯片温度过高，开窗后降温15℃。

6.3 陷阱三：“ph模块电路原理图”中的运放供电陷阱

PH传感器电路常用OP07运放，其V+、V-供电需严格对称。若原理图中V+接+5V，V-接GND，而实际PCB中V-走线过长导致压降，运放工作异常。规避方法：

• 在原理图Symbol中，为V+、V-引脚添加“Power Port”属性；
• 在PCB中，为V+、V-网络设置独立的“Power Plane”，并用多个过孔连接；
• 用AD的“Measure Voltage Drop”工具，仿真供电压降。
  我们团队所有模拟电路，强制要求电源引脚用“Power Port”而非普通引脚。

6.4 陷阱四：“h桥驱动电路原理图”中的MOSFET驱动死区

H桥驱动需严格死区时间，防止上下管直通。原理图中若仅画MOSFET，不标注驱动逻辑，PCB布线时易忽略。正确做法：

• 在原理图中，用“Logic Gate”符号画出死区逻辑（如用与非门实现）；
• 在MOSFET旁标注“Drive Signal: PWM_A, PWM_B, Dead Time > 500ns”；
• 在PCB中，为PWM走线设置“Length Matching”规则，误差<10mil。
  某次电机失控，FA发现死区时间不足，根源是原理图未标注，PCB工程师按常规布线。

6.5 陷阱五：“itr9606原理图”中的I2C上拉电阻取值迷思

ITR9606是红外接收头，其OUT引脚需上拉。新手常选10kΩ，但实际需根据总线电容计算。公式：R = 1 / (2 × π × f × C)，其中f为I2C频率（100kHz），C为总线电容（含PCB走线+器件输入电容，约20pF）。计算得R ≈ 80kΩ。若用10kΩ，上升沿过快，易受干扰。我们在所有I2C设计中，强制要求原理图标注计算过程。

7. 经验沉淀：一个硬件工程师的AD原理图与封装工作流

我的日常AD工作流，已固化为七个不可跳过的动作：

1. 启动前：打开AD，执行File→Open→Recent Projects，选择对应库工程，确认SchLib与PcbLib已加载；
2. 新建原理图：Project→Add New to Project→Schematic，命名为Power_Supply.SchDoc，并立即设置Page Options→Page Number为1；
3. 放置元件：从已验证库中拖入，禁用“Miscellaneous Devices”；放置后，双击检查Comment字段是否完整；
4. 连线与标注：用Wire工具连线，网络标号用Net Label（非Text），字体大小设为12mil；
5. ERC检查：Tools→ERC，解决所有Error，Warning需记录原因；
6. Annotate：Tools→Annotation→Annotate Schematics，勾选“Update Free Primitives”；
7. 生成BOM：Reports→Bill of Materials，导出Excel，邮件发送采购。
   这套流程跑下来，平均单页原理图耗时25分钟，错误率低于0.5%。最后分享一个小技巧：在AD中，按Shift+F1可呼出“Quick Search”，输入“polygon pour”即显示所有相关命令，比翻菜单快10倍。这个习惯，是我从第一个项目踩坑后养成的——当时为找铺铜设置，翻了20分钟菜单。