目录
一、基础结构极性
各区域极性与掺杂一览
二、PN 结与沟道反型
1. 两个 PN 结
2. 沟道反型（Inversion）
三、浮栅电荷对极性/阈值的调控
四、三大操作中的极性与载流子行为
1. 编程（Program）— 电子注入浮栅
2. 擦除（Erase）— 电子从浮栅释放
3. 读取（Read）— 检测沟道导通性
五、极性关系总结图
一、基础结构极性
浮栅晶体管本质上是一个改良的 NMOS 晶体管（N 沟道增强型 MOS），在其基础上加入浮栅作为电荷存储层。
Control Gate (多晶硅, N+掺杂) │ ┌────────┴────────┐ │ ONO 阻挡层 │ ├─────────────────┤ │ Floating Gate │ (多晶硅, N+掺杂, 导体) ├─────────────────┤ │ Tunnel Oxide │ (SiO₂, 绝缘体) ├─────────────────┤ ┌──────────┴─────────────────┴──────────┐ │ N+ │ P-type Sub │ N+ │ │ Source │ (P型衬底) │ Drain │ │ (源极) │ │ (漏极) │ └──────────┴───────────────────┴─────────┘ │ P-Well (接体端 Body) N+ = 高浓度 N 型掺杂 (磷/砷, 提供大量自由电子) P = P 型掺杂衬底 (硼, 提供大量空穴, 少量自由电子)各区域极性与掺杂一览
| 区域 | 材料 | 掺杂类型 | 多数载流子 | 作用 |
|---|---|---|---|---|
| Source（源极） | 硅 | N+ 重掺杂 | 电子 | 电子的来源端 |
| Drain（漏极） | 硅 | N+ 重掺杂 | 电子 | 电子的流出端 |
| Substrate/P-Well（衬底） | 硅 | P 型掺杂 | 空穴 | 提供沟道区域 |
| Channel（沟道） | 衬底表面 | P 型（初始） | 反型后为电子 | Source-Drain 间的导电通路 |
| Floating Gate（浮栅） | 多晶硅 | N+ 重掺杂 | 自由电子 | 电荷存储层（导体，但被绝缘体包围） |
| Control Gate（控制栅） | 多晶硅 | N+ 重掺杂 | 自由电子 | 外部电压控制端 |
| Tunnel Oxide | SiO₂ | — | — | 绝缘层，薄到允许量子隧穿 |
| ONO 阻挡层 | O-N-O | — | — | 绝缘层，阻止浮栅电荷向控制栅泄漏 |
二、PN 结与沟道反型
1. 两个 PN 结
Source 和 Drain 都是 N+ 区，嵌在 P 型衬底中，自然形成两个 PN 结：
N+(Source) │ P-Sub │ N+(Drain) ←PN结→ ←PN结→ 零偏或反偏时：耗尽区阻断电流，Source 到 Drain 不导通在没有栅极电压的情况下，这两个 PN 结处于反偏状态，Source 与 Drain 之间没有电流通路，晶体管截止。
2. 沟道反型（Inversion）
当控制栅施加正电压时，电场穿过 ONO → 浮栅 → 隧道氧化层，作用于 P 型衬底表面：
Control Gate: 正电压 (+V) │ ▼ 电场方向向下 ┌─────────────────────┐ │ Floating Gate │ ├─────────────────────┤ │ Tunnel Oxide │ ├─────────────────────┤ │ P-Sub 表面: │ │ │ │ 空穴被排斥 ↓ │ ← 多数载流子（空穴）远离表面 │ 电子被吸引 ↑ │ ← 少数载流子（电子）聚集到表面 │ │ │ → 表面形成 N 型反型层 │ ← 这就是"沟道" └─────────────────────┘ N+(Source) ── N型反型层(Channel) ── N+(Drain) │ 完整的 N-N-N 通路, 电子可以流动过程分三个阶段：
| 阶段 | 控制栅电压 | 衬底表面状态 | 导通情况 |
|---|---|---|---|
| 积累（Accumulation） | 负压或零压 | 空穴聚集（仍为 P 型） | 截止 |
| 耗尽（Depletion） | 小正压 | 空穴被排斥，形成耗尽区 | 截止 |
| 反型（Inversion） | 超过 Vth | 电子聚集，表面变为 N 型 | 导通 |
导通门槛就是阈值电压 Vth。浮栅中的电荷会直接影响这个门槛。
三、浮栅电荷对极性/阈值的调控
浮栅中的电荷相当于一个"屏蔽层"，改变了控制栅电压对沟道的有效作用：
场景 A: 浮栅无电荷（擦除态） 场景 B: 浮栅存有负电荷（编程态） CG: +3V CG: +3V │ │ ▼ ▼ [FG: 0 ] → 电场完整传递 [FG: ⊖⊖⊖ ] → 负电荷屏蔽部分电场 │ │ ▼ ▼ (减弱) 沟道: 感受到 +3V 等效电场 沟道: 感受到的等效电场 < +3V → Vth 低, +3V 足以导通 → Vth 高, +3V 不足以导通 → 读出 "1" → 读出 "0"用公式直观表示：
Vth = Vth₀ - Q_FG / C_ONO 其中: Vth₀ = 浮栅无电荷时的固有阈值 Q_FG = 浮栅电荷量 (电子为负值) C_ONO = 控制栅到浮栅间的电容 电子注入 → Q_FG 为负 → -Q_FG/C 为正 → Vth 升高 电子释放 → Q_FG 趋近0 → Vth 降低回 Vth₀四、三大操作中的极性与载流子行为
1. 编程（Program）— 电子注入浮栅
CG: +15~20V (高正压) │ ┌─────┴─────────────┐ │ FG (待注入) │ ← 目标：将电子"拉"入此处 ├───────────────────┤ │ Tunnel Oxide │ ← 强电场: E ≈ 20V/8nm ≈ 10 MV/cm ├───────────────────┤ │ P-Sub: 0V │ ← 电子从此处出发 └───────────────────┘ 电场方向: P-Sub → FG → CG (向上) 电子运动: P-Sub → 穿越隧道氧化层 → FG (与电场方向相反) 载流子行为: 衬底中的电子在强电场下获得能量 通过量子力学隧穿效应穿越势垒(隧道氧化层) 被浮栅捕获并留存 浮栅积累负电荷 → Vth 升高2. 擦除（Erase）— 电子从浮栅释放
CG: 0V 或小负压 │ ┌─────┴─────────────┐ │ FG (已存负电荷 ⊖⊖) │ ← 电子将从此处被"拉"走 ├───────────────────┤ │ Tunnel Oxide │ ← 电场方向反转 ├───────────────────┤ │ P-Well: +20V │ ← 高正压吸引电子 └───────────────────┘ 电场方向: CG → FG → P-Well (向下) 电子运动: FG → 穿越隧道氧化层 → P-Well (向下) 载流子行为: 与编程相反, 电场方向翻转 浮栅中的电子被衬底高正压"拉"回衬底 浮栅恢复电中性 → Vth 降低 P-Well 整体施加高压 → 同 Block 所有 Cell 同时擦除3. 读取（Read）— 检测沟道导通性
CG: Vref (参考电压, 介于两种状态的 Vth 之间) │ ┌─────┴─────────────┐ │ FG │ ├───────────────────┤ │ Tunnel Oxide │ ← 电场很弱, 不引起隧穿 ├───────────────────┤ │ │ N+(S)─── Channel ───N+(D) 0V ~1V (小偏压, 用于检测电流) 判断逻辑: ┌─────────────────────────────────────────────┐ │ if (Vref > Vth): │ │ 沟道反型 → 导通 → 有电流 → 数据 "1" │ │ if (Vref < Vth): │ │ 沟道未反型 → 截止 → 无电流 → 数据 "0" │ └─────────────────────────────────────────────┘ 载流子行为: Drain 施加小正压(~0.5-1V), Source 接地 如果沟道导通, 电子从 Source 流向 Drain (电流方向 Drain→Source) Sense Amplifier 检测是否有电流流过五、极性关系总结图
编程 (Program) 擦除 (Erase) ────────────── ──────────── CG +15~20V (正高压) 0V / 小负压 P-Well/Sub 0V (接地) +20V (正高压) 电场方向 衬底 → 浮栅 (↑) 浮栅 → 衬底 (↓) 电子运动 衬底 → 浮栅 (注入↑) 浮栅 → 衬底 (释放↓) 浮栅电荷变化 变负 (⊖ 增多) 趋中性 (⊖ 减少) Vth 变化 升高 ↑ 降低 ↓ 逻辑状态 "0" (以SLC为例) "1" (擦除态) 为什么选 NMOS 而非 PMOS？ ────────────────────────── 电子迁移率 > 空穴迁移率 (~2-3倍) → NMOS 导通电流更大, 读取速度更快, Sense Amplifier 更容易检测 N+ 掺杂工艺更成熟, 与 CMOS 制程兼容性好 FN 隧穿效率: 电子有效质量小于空穴, 隧穿概率更高 → 编程/擦除效率更高, 所需电压可以更低以上就是浮栅晶体管完整的极性说明。核心逻辑链条是：N+/P/N+ 结构构成 NMOS → 控制栅正压使 P 型衬底表面反型为 N 型沟道 → 浮栅中的负电荷屏蔽控制栅电场，抬高反型所需的门槛电压 → 编程/擦除通过翻转隧道氧化层两侧的电压极性来控制电子的注入与释放方向。
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