1. 为什么还要聊TTL和CMOS这两老古董
刚入行那会儿，我总觉得逻辑门这东西早就被FPGA和MCU吞掉了，谁还关心74系列芯片内部用的是TTL还是CMOS。直到有一次做一个工业现场的信号调理板，3.3V的MCU去驱动一个5V的老式继电器驱动芯片，死活驱动不起来，示波器一挂才发现高电平只有2.4V，对方芯片的输入高电平门限是2.0V，理论上够，但现场一加长线缆、一上干扰，直接趴窝。那次之后我才老老实实回头把TTL和CMOS的输入输出电平、扇出、功耗、噪声容限这些参数重新啃了一遍。
这篇东西就是把我这些年踩过的坑、测过的波形、烧过的片子整理出来。核心就一件事：同样是逻辑门，TTL和CMOS在电气特性上完全是两套逻辑，混用的时候如果只看功能真值表，迟早出事。适合谁看？画原理图的硬件工程师、写驱动的嵌入式软件、玩单片机的外设玩家，还有那些在实验室里拿74系列芯片搭电路的学生。不管你是刚认识逻辑门，还是已经画过几版板子，这里面的参数计算和实测经验都能直接抄。
先把结论摆前面：TTL快、驱动强、但费电、电平固定；CMOS省电、电平灵活、但驱动弱、怕静电。两者不是谁替代谁的关系，而是看场景选工具。下面我按“为什么这么设计—关键参数怎么算—实际怎么用—出问题怎么查”这条线，把这事讲透。
2. 从内部结构看懂两者的脾气
2.1 TTL的输入为什么是电流驱动
TTL的全称是晶体管-晶体管逻辑，核心开关元件是双极型三极管。你去看一个标准74LS00与非门的内部，输入级是一个多发射极三极管，基极通过电阻接到VCC，发射极就是输入端。这个结构决定了TTL输入端在低电平时会往外“吐”电流，典型值0.4mA左右，高电平时则几乎不吃电流。
这就带来一个很反直觉的现象：TTL输入低电平的时候，你反而要能“吸”走它流出来的电流。很多新手用MCU的GPIO直接接TTL输入，低电平没问题，因为MCU灌电流能力强；但高电平时如果MCU输出是3.3V，而TTL的VCC是5V，那这个高电平到底算不算高，就得看门限。
TTL的输出级是图腾柱结构，上下两个三极管推挽输出。高电平时上面的管子导通，输出接近VCC减去一个饱和压降，所以5V供电时高电平典型3.4V到3.6V；低电平时下面的管子导通，输出接近0V。这个结构输出阻抗低，驱动能力强，标准TTL能灌16mA、拉0.4mA，所以带LED、带长线都比较稳。
注意：TTL的输入高电平门限VIH是2.0V，输入低电平门限VIL是0.8V。这两个数字是固定死的，跟VCC是不是精确5V关系不大，因为内部有稳压和电流源设计。这也是为什么3.3V系统驱动5V TTL时，高电平只要超过2.0V就能被识别，看起来“能用”，但噪声容限已经被吃掉了。
2.2 CMOS的输入为什么是电压驱动
CMOS是互补金属氧化物半导体，核心是NMOS和PMOS组成的反相器对。输入级是MOS管的栅极，栅极和沟道之间是一层二氧化硅绝缘层，直流阻抗极高，输入电流在皮安级别，基本可以忽略。所以CMOS是纯电压驱动，只要输入电压超过阈值就翻转。
这个绝缘栅结构带来两个后果。好处是输入几乎不耗电，静态功耗极低，而且输入电平可以做得跟VCC相关，比如VCC=3.3V时VIH大约是0.7×VCC=2.31V，VCC=5V时VIH大约是3.5V。坏处是栅极绝缘层很薄，静电一打就击穿，而且输入悬空时电压不确定，会导致上下管同时导通，产生巨大的贯穿电流，芯片发烫甚至烧毁。
CMOS输出级也是互补推挽，但MOS管的导通电阻比三极管大，所以驱动能力相对弱。标准4000系列CMOS输出电流只有几毫安，高速74HC系列能到4mA左右，74AC系列能到24mA。输出摆幅倒是很漂亮，高电平几乎等于VCC，低电平几乎等于GND，轨到轨。
2.3 一张表看清核心差异
| 特性 | TTL（以74LS为例） | CMOS（以74HC为例） |
|---|---|---|
| 供电电压 | 5V±5% | 2V~6V |
| 输入高门限VIH | 2.0V | 0.7×VCC |
| 输入低门限VIL | 0.8V | 0.3×VCC |
| 输入电流 | 低电平0.4mA，高电平20uA | 几乎为0 |
| 输出高电平 | 约3.4V | 约VCC |
| 输出低电平 | 约0.2V | 约0V |
| 灌电流能力 | 16mA | 4mA |
| 拉电流能力 | 0.4mA | 4mA |
| 静态功耗 | 每门约2mW | 每门约0.01mW |
| 传输延迟 | 约10ns | 约10ns |
| 噪声容限 | 约0.4V | 约0.3×VCC |
这张表建议截图存手机里，画图的时候随时翻。下面我逐项拆开讲怎么用。
3. 电平匹配：混用时候的生死线
3.1 3.3V CMOS驱动5V TTL
这是最常见的场景，MCU是3.3V，外设是5V的74LS系列。3.3V CMOS的高电平输出接近3.3V，而5V TTL的VIH是2.0V，看起来绰绰有余，噪声容限有1.3V，实际用起来确实很稳。低电平更没问题，CMOS输出接近0V，远低于TTL的VIL=0.8V。
但这里有个隐藏的坑：TTL输入低电平时会往外吐0.4mA电流。3.3V CMOS的灌电流能力一般是8mA到20mA，吃掉这0.4mA完全没压力。所以这个方向基本可以直连，我做过很多板子都是这么干的，没出过问题。
不过要注意，如果你的3.3V器件是那种弱驱动的，比如某些低功耗MCU的GPIO只有2mA灌电流，那就要算一下总共有多少个TTL输入挂在这条线上。0.4mA乘以扇出数，别超过GPIO的灌电流上限。
3.2 5V CMOS驱动3.3V CMOS
这个方向就危险了。5V CMOS的高电平输出接近5V，直接怼到3.3V CMOS的输入上，而3.3V CMOS的绝对最大输入电压通常是VCC+0.3V=3.6V。5V灌进去，输入级的保护二极管会导通，大电流流过，轻则芯片发烫，重则直接烧毁。
我见过一个项目，5V的74HC输出接3.3V的FPGA输入，调试的时候没注意，上电几秒钟FPGA的IO就挂了。后来查手册才发现，那个FPGA的IO绝对最大额定值是4.0V，5V超了整整1V。
解决办法有三种。第一种是加电平转换芯片，比如专用的双向电平转换器，成本高但最稳。第二种是串一个电阻分压，比如1kΩ和2kΩ分压，5V变成3.33V，但电阻会引入延迟，高速信号不能用。第三种是选耐5V输入的3.3V器件，很多现代MCU的IO标了5V tolerant，这种可以直接接，但要注意只有特定引脚支持，不是全部。
提示：判断一个3.3V输入能不能接5V，先翻手册找“Absolute Maximum Ratings”里的“Input Voltage”，如果写的是VCC+0.3V，那就绝对不能接5V；如果写的是5.5V或者“5V tolerant”，那就可以直连。
3.3 5V TTL驱动5V CMOS
这个组合看起来电压一样，应该没问题，但实际上有个细节。5V TTL的高电平输出只有3.4V左右，而5V CMOS的VIH是0.7×5=3.5V。3.4V小于3.5V，理论上处于不确定区域，可能识别为高，也可能识别为低，取决于温度和个体差异。
我实测过几批74LS00驱动74HC00，有的批次能正常工作，有的批次就偶尔误触发。后来查资料才知道，74LS的高电平输出在轻载时能到3.5V以上，但带载后会下降。所以这个组合要么给TTL输出加一个上拉电阻到5V，把高电平拉到5V；要么直接换成74HCT系列，HCT的输入门限是TTL兼容的，VIH就是2.0V，完美解决。
3.4 CMOS驱动TTL的电流陷阱
前面说3.3V CMOS驱动5V TTL没问题，但如果是5V CMOS驱动5V TTL呢？电压上没问题，CMOS输出高电平5V，远高于TTL的VIH=2.0V。但问题出在低电平：TTL输入低电平时要吐0.4mA电流，而CMOS的灌电流能力如果只有4mA，挂10个TTL输入就是4mA，刚好到极限，挂20个就超了。
所以扇出计算不能只看电压，还要看电流。TTL的扇出通常定义为输出能驱动多少个同类输入，标准TTL扇出是10，LS系列是20。但跨家族驱动时，要重新算。
4. 扇出与负载计算：别让输出累死
4.1 扇出的本质是电流预算
扇出这个词听起来很学术，说白了就是一个输出能带几个输入。TTL输出高电平时拉电流能力弱，低电平时灌电流能力强，所以高电平扇出和低电平扇出往往不一样，取小的那个。
以74LS00为例，手册上写输出高电平IOH=-0.4mA，输出低电平IOL=8mA；输入高电平IIH=20uA，输入低电平IIL=-0.4mA。算一下：高电平扇出=0.4mA/20uA=20；低电平扇出=8mA/0.4mA=20。所以扇出是20。
但如果你用74LS00去驱动74HC00，HC的输入电流几乎为0，那扇出可以很大，理论上只受限于输出阻抗和线缆电容。反过来，用74HC00驱动74LS00，HC的IOL只有4mA，4mA/0.4mA=10，扇出只有10。
4.2 实际计算案例
假设你有一个3.3V MCU，GPIO灌电流能力8mA，要驱动5个74LS00输入。每个LS输入低电平时吐0.4mA，5个就是2mA，8mA够用，扇出没问题。但如果驱动20个，就是8mA，刚好到极限，这时候如果温度升高、VCC波动，就可能出问题。稳妥起见留50%余量，驱动10个以内比较安全。
再假设你用74HC00输出驱动一个LED，LED限流电阻330Ω，5V供电时电流约(5-2)/330=9mA。HC的IOL只有4mA，根本带不动，LED会很暗或者完全不亮。这时候要么换74AC系列（IOL=24mA），要么加三极管驱动。
注意：很多新手看手册只看“输出电流”一个数，实际上要分IOH和IOL，还要看测试条件。有的手册写IOL=8mA是在VOL=0.5V条件下，如果你的电路要求VOL更低，实际能灌的电流会更小。
4.3 容性负载与传输延迟
扇出算完了不代表万事大吉。每个输入都有几皮法的输入电容，每条走线也有电容，加起来就是容性负载。TTL输出级驱动容性负载时，上升沿和下降沿会变缓，传输延迟增加。如果容性负载太大，还可能引起振铃和串扰。
我测过一个案例：74LS00输出经过20cm排线驱动74LS00输入，空载时上升沿5ns，带线后变成15ns，延迟从10ns增加到25ns。如果系统时序余量只有10ns，那就直接挂了。解决办法是加缓冲器，或者用74ACT系列这种驱动能力强的。
5. 功耗与噪声：电池设备和工业现场的分水岭
5.1 静态功耗差了两个数量级
TTL每个门静态功耗约2mW，一个74LS00四个门就是8mW，一块板子上20片就是160mW。听起来不多，但如果是电池供电的设备，这160mW持续消耗，几天就把电池耗干了。
CMOS静态功耗几乎为0，因为栅极不耗电，只有漏电流在纳安级别。所以电池设备、手持设备、物联网节点，清一色用CMOS。我做过一个纽扣电池供电的传感器节点，用74HC系列搭逻辑，待机电流只有几微安，一颗CR2032能撑一年。
但CMOS有个动态功耗问题：每次翻转都要给负载电容充放电，功耗P=C×V²×f。频率越高、电压越高、电容越大，功耗越大。所以高速CMOS在5V、几十MHz下跑，功耗可能比TTL还高。这时候要么降电压到3.3V，要么降频率。
5.2 噪声容限决定工业现场能不能用
噪声容限就是输入门限和输出电平之间的余量。TTL输出高电平3.4V，输入高门限2.0V，高电平噪声容限=1.4V；输出低电平0.2V，输入低门限0.8V，低电平噪声容限=0.6V。取小的那个，TTL噪声容限约0.6V。
CMOS在5V供电时，输出高电平5V，输入高门限3.5V，高电平噪声容限=1.5V；输出低电平0V，输入低门限1.5V，低电平噪声容限=1.5V。所以CMOS噪声容限约1.5V，比TTL好很多。
工业现场电机启停、继电器吸合，电源线上全是尖峰。TTL的0.6V容限很容易被突破，导致误翻转。CMOS的1.5V容限就稳得多。所以工业板子上我基本都用CMOS，除非需要TTL的大电流驱动。
5.3 电源电压范围与电平灵活性
TTL基本只能5V供电，虽然有些型号标4.75V到5.25V，但超出这个范围就不保证工作。CMOS供电范围宽，4000系列能到3V到15V，74HC系列2V到6V，74AHC系列2V到5.5V。这个灵活性让CMOS可以跟各种电压的系统对接，比如3.3V、2.5V、1.8V。
但要注意，CMOS的输入门限跟VCC相关，VCC变了门限也变。如果你用3.3V供电的CMOS去接5V TTL的输出，TTL高电平3.4V，CMOS的VIH=0.7×3.3=2.31V，3.4V大于2.31V，能识别为高。但噪声容限只有1.09V，比5V供电时的1.5V小。所以降压使用会牺牲噪声容限。
6. 实操选型与电路搭建
6.1 什么时候必须用TTL
需要大灌电流驱动LED、继电器、长线缆的时候，TTL的16mA灌电流很香。比如你用逻辑门直接驱动一个LED，CMOS只有4mA，亮度不够，TTL就能直接点亮。再比如驱动长排线，TTL的低输出阻抗能抑制反射，信号质量更好。
还有一种情况是跟老设备对接。很多工业设备、老式仪器还是5V TTL电平，你如果用3.3V CMOS，虽然高电平能识别，但低电平的电流吐纳可能不匹配。这时候用74HCT系列做电平转换最稳，HCT是CMOS工艺但输入门限TTL兼容，输出又是CMOS摆幅。
6.2 什么时候必须用CMOS
电池供电、低功耗待机、宽电压范围、高噪声容限的场景，CMOS是唯一选择。比如你用两节干电池供电，电压从3V降到2V，TTL早就挂了，CMOS还能正常工作。再比如信号线上有电机干扰，CMOS的1.5V噪声容限能扛住。
高速信号也用CMOS，因为CMOS输入阻抗高，对前级负载小，而且现代CMOS工艺能做到很低延迟。74AUC系列延迟能到1ns级别，TTL根本做不到。
6.3 混用时的电平转换方案
最稳的方案是专用电平转换芯片，比如双向电平转换器，支持1.8V到5V任意组合，自动方向识别，速度也能到几十MHz。缺点是贵，一颗几块钱。
便宜方案是串电阻分压，5V转3.3V用1kΩ+2kΩ，3.3V转5V用2kΩ+1kΩ上拉到5V。但电阻分压速度慢，只适合低速信号，而且3.3V转5V时上拉电阻会一直耗电。
最省事的方案是选5V tolerant的3.3V器件，直接连，不用任何外围。但一定要确认手册里明确写了5V tolerant，而且只有特定引脚支持。
提示：我一般会在原理图上用不同颜色标注电平域，5V用红色，3.3V用蓝色，1.8V用绿色。这样画完图一眼就能看出哪里跨域了，不容易漏。
6.4 电源去耦与布线要点
TTL和CMOS对电源噪声的敏感度不一样。TTL输出翻转时会有较大的瞬态电流，因为三极管切换瞬间上下管可能同时导通，产生尖峰。所以TTL芯片的电源脚旁边必须放0.1uF陶瓷电容，而且越近越好。
CMOS翻转时也有瞬态电流，但主要是给负载电容充电，尖峰相对小。不过CMOS输入阻抗高，容易受干扰，所以走线要短，远离时钟线和电源线。如果信号线长，最好加串联端接电阻，抑制反射。
我习惯在每个芯片的VCC和GND之间放一个0.1uF，每5个芯片再加一个10uF钽电容。电源走线用粗线，地平面尽量完整。这些老生常谈的东西，在TTL和CMOS混用的板子上尤其重要，因为两种芯片的噪声特性不一样，互相干扰的概率更大。
7. 常见问题与排查技巧实录
7.1 输出高电平不够高
现象：TTL输出接CMOS输入，CMOS不翻转，或者偶尔翻转。用万用表量TTL输出高电平只有3.2V，CMOS的VIH是3.5V。
排查：先确认CMOS的VCC是不是5V，如果VCC是5V，VIH就是3.5V，TTL的3.4V确实不够。解决办法是给TTL输出加一个4.7kΩ上拉电阻到5V，把高电平拉到5V。或者换74HCT系列，VIH只有2.0V。
7.2 芯片发烫甚至烧毁
现象：CMOS输入接5V，芯片几秒钟就烫手。或者CMOS输入悬空，芯片也发烫。
排查：5V超压会导致输入保护二极管导通，大电流灌入VCC，芯片发烫。悬空会导致输入电压处于中间电平，NMOS和PMOS同时导通，贯穿电流从VCC直接到GND，功耗巨大。解决办法是加电平转换或者分压，悬空输入必须上拉或下拉到确定电平。
7.3 信号延迟比预期大
现象：逻辑功能正常，但信号经过几级门之后延迟超标，时序不满足。
排查：先算每级门的传输延迟，TTL约10ns，CMOS约10ns，但带容性负载后会增加。用示波器测实际波形，看上升沿和下降沿时间。如果上升沿超过100ns，说明容性负载太大，需要加缓冲器或者减小负载。另外温度也会影响延迟，高温下延迟增加，工业级芯片和商业级芯片的延迟曲线不一样。
7.4 扇出超限导致电平异常
现象：一个输出带了很多输入，空载时电平正常，带载后高电平下降或者低电平上升。
排查：算电流。TTL输出高电平拉电流只有0.4mA，如果每个输入吃20uA，20个就是0.4mA，刚好到极限。这时候高电平会下降。解决办法是加缓冲器，或者减少扇出，或者换驱动能力强的系列。
7.5 常见问题速查表
| 现象 | 可能原因 | 排查方法 | 解决方案 |
|---|---|---|---|
| CMOS不翻转 | TTL高电平不够 | 量TTL输出高电平 | 加上拉电阻或换HCT |
| 芯片发烫 | 输入超压或悬空 | 量输入电压 | 电平转换或上拉下拉 |
| 延迟超标 | 容性负载大 | 测上升沿时间 | 加缓冲器或减小负载 |
| 电平异常 | 扇出超限 | 算电流预算 | 加缓冲器或换系列 |
| 偶尔误触发 | 噪声容限不足 | 测电源纹波 | 加去耦或换CMOS |
| 功耗过大 | CMOS频率高 | 算动态功耗 | 降电压或降频率 |
7.6 独家避坑技巧
第一个技巧：画原理图的时候，在每个跨电平域的信号线上放一个0Ω电阻。调试的时候如果发现电平不匹配，可以直接换成电阻分压或者断开测量，不用割线。这个习惯让我省了很多改板的时间。
第二个技巧：手边常备74HCT和74ACT两种芯片。HCT是TTL输入门限的CMOS，ACT是TTL输入门限的高速CMOS，两者都能直接替换74LS，而且功耗低、驱动强。遇到TTL和CMOS混用的场合，直接换芯片比加外围电路省事。
第三个技巧：用示波器测电平的时候，一定要用直流耦合，而且探头要校准。我见过有人用交流耦合测TTL高电平，结果看到的是0V，以为没输出，其实是交流耦合把直流分量滤掉了。探头不校准会导致幅度测量误差，1V的误差足以让你误判。
第四个技巧：CMOS输入一定要有确定电平，不能悬空。不管是 unused gate 还是 unused input，都要上拉或下拉。我习惯用10kΩ电阻，功耗小，又能保证电平确定。TTL输入悬空一般会默认高电平，因为内部有上拉，但CMOS悬空就是灾难。
第五个技巧：高温环境下降额使用。TTL的扇出和CMOS的驱动能力都会随温度升高而下降。工业级温度范围是-40到85度，商业级是0到70度。如果你的设备要在户外用，选工业级芯片，而且扇出留一倍余量。
8. 从分立门到现代器件的演进思路
现在做设计，纯用74系列搭逻辑的越来越少了，大部分功能都塞进CPLD或者MCU里。但TTL和CMOS的这些电气特性并没有消失，它们以另一种形式存在于现代芯片的IO单元里。比如MCU的GPIO，你可以配置成推挽输出、开漏输出、上拉输入、下拉输入，这些配置背后的原理就是TTL和CMOS的输出级结构。
推挽输出就是图腾柱或者CMOS互补输出，驱动能力强，但两个输出不能直接并联。开漏输出只有下拉管，需要外部上拉，适合做电平转换和总线。上拉输入就是在CMOS输入前面加一个弱上拉，防止悬空。这些概念你如果理解了TTL和CMOS的底层结构，用起来就是自然而然的事。
还有一个趋势是电平越来越低。从5V到3.3V到1.8V到1.2V，CMOS的输入门限也跟着降。但低电压意味着噪声容限绝对值变小，1.2V系统的噪声容限可能只有0.3V，对电源完整性和信号完整性的要求更高。这时候TTL的5V大摆幅反而成了优势，所以工业现场还是保留了大量5V TTL设备。
我个人在实际操作中的体会是，不要迷信任何一种技术，要看场景。电池设备用CMOS，工业驱动用TTL，混用的时候老老实实算电平、算电流、算噪声容限。手册上的参数不是摆设，每一个数字背后都是血泪教训。我烧过的片子、调过的波形、改过的板子，最后都变成了这张表里的几行字。你如果能把这几行字吃透，至少能少走三年弯路。
最后再分享一个小技巧：如果你手头没有电平转换芯片，又需要临时验证一个5V转3.3V的电路，可以用两个电阻分压，但记得在3.3V端加一个0.1uF电容滤波，而且只用于低速信号。高速信号还是老老实实买转换芯片，别省这个钱。这个内容后续还可以这样扩展：把I2C、SPI、UART这些常见总线的电平匹配问题单独拎出来讲，因为总线的电气特性跟单个逻辑门又不一样，涉及上拉电阻、总线电容、上升时间这些更细的参数。
