小白速通嵌入式第三天——计算机硬件组成及主要部件功能-平芜编程栈

小白速通嵌入式第三天——计算机硬件组成及主要部件功能

1. 计算机硬件组成总览

1.1 冯·诺依曼体系五大部件（背）

计算机硬件由运算器、控制器、存储器、输入设备、输出设备五大部件组成。

部件	功能	说明
运算器	完成算术运算和逻辑运算	数据的加工厂
控制器	控制各部件协调工作	解释并执行指令，是整个系统的控制中心
存储器	存放程序和数据	内存储器（主存）+ 外存储器（辅存）
输入设备	将外部信息送入计算机	键盘、鼠标、传感器、A/D 等
输出设备	将结果送出计算机	显示器、打印机、D/A、PWM 等

运算器 + 控制器 = 中央处理单元 CPU；CPU + 主存 = 主机；主机以外的设备统称外部设备。
存储程序控制原理：程序和数据预先存放在主存储器中，CPU 按指令地址顺序逐条取出、译码并执行。
典型结构：三总线结构（数据总线 DB、地址总线 AB、控制总线 CB）连接 CPU、存储器与 I/O 设备。

1.2 两种经典体系结构（本节必考，第 2 章还会深化）

项目	冯·诺依曼结构（普林斯顿）	哈佛结构
指令与数据存储	同一存储空间、共用一条总线	分开存储、各自独立总线
特点	结构简单、可修改指令	可同时取指令和数据，效率高
典型	x86、ARM Cortex-A（存储层看）	多数 DSP、ARM Cortex-M（取指与数据通路分离）
嵌入式意义	通用计算机常用	流水线无冲突、实时性强，嵌入式/信号处理常用

速记：冯·诺依曼"合"，哈佛"分"；DSP 与单片机大多偏哈佛。

2. 中央处理单元 CPU

2.1 CPU 的功能

程序控制：取指令 → 分析指令（译码）→ 执行指令（核心功能，保证程序按序执行）；
操作控制：产生并管理各部件所需的操作控制信号；
时间控制：对各种操作实施时间上的定时；
数据加工：通过算术/逻辑运算完成数据处理；
异常与中断处理（衔接第 2 章：异常、硬中断/软中断、可屏蔽/不可屏蔽中断、优先级与嵌套）。

2.2 CPU 的组成（背部件清单）

运算器（完成加工）：

ALU（算术逻辑单元）：算术运算（加减乘除、移位）+ 逻辑运算（与或非异或），是运算器核心；
累加寄存器 ACC：暂存操作数及运算中间结果；
数据缓冲寄存器 DR：作为 CPU 与内存/外设间数据传送的中转站；
状态条件寄存器 PSW（程序状态字/标志寄存器）：保存运算结果的特征（零 Z、进位 C、符号 N、溢出 V、中断允许等）。

控制器（发出控制信号）：

程序计数器 PC：存放下一条要执行指令的地址，指令执行后自动"加 1"（指向下一指令）；转移/跳转指令通过修改 PC 实现。⭐ 高辨析度考点
指令寄存器 IR：存放当前正在执行的指令（含操作码和地址码）；
指令译码器：对指令操作码译码，产生操作控制信号；
时序部件：产生时钟节拍，为各操作提供时间基准；
操作控制器（微操作信号发生器）：将译码输出按时序组合成微操作控制信号。

指令执行基本过程：取指周期 → 间址周期（需要访问操作数地址时）→ 执行周期 → 中断周期（有中断请求时）。

2.3 寄存器组

通用寄存器：供程序员/指令显式使用（如 ARM 的 R0~R15）；
专用寄存器：PC、IR、MAR（地址寄存器）、MBR/DR（数据寄存器）、PSW、SP（堆栈指针）等；
寄存器位于 CPU 内部，速度最快，处于存储层次最顶端。

2.4 多核 CPU（考纲明确列出）

将两个及以上处理器内核集成在一个芯片上，共享主存与部分 Cache，并行执行多个任务/线程；
同构多核：内核相同、对称多处理（SMP），如双核 Cortex-A9；
异构多核：内核类型不同、分工协作（如 ARM big.LITTLE：大核高性能 + 小核低功耗；应用处理器 + DSP/协处理器）；
核间通过片上互连总线通信（如 AMBA），需考虑缓存一致性。

2.5 CPU 性能指标（常考计算）

指标	含义	关系
主频	时钟频率（Hz）	决定单位时间指令数上限
字长	一次能处理二进制位数（8/16/32/64）	决定精度与寻址能力
缓存容量	L1/L2/L3 Cache 大小	缓存大 → 命中率高 → 性能好
核心数	并行内核数量	多核并行提升吞吐
CPI	每条指令平均时钟周期数	越小越好
MIPS	每秒百万条指令	MIPS = 主频(MHz) / CPI
IPC	每时钟周期指令数	= 1 / CPI

例：400 MHz、CPI=2 的处理器，MIPS = 400/2 = 200 MIPS。（与 1.6 性能评测衔接）

3. 存储器

3.1 存储器的分类（多维分类是高频题）

分类角度	类别	典型代表
所处位置	内存储器（主存）、外存储器（辅存）	RAM/ROM；磁盘、SSD、光盘
构成材料	半导体、磁表面、光	SRAM/DRAM；硬盘；CD/DVD
工作方式	随机存取 RAM（可读可写）、只读 ROM	—
访问方式	随机存取、顺序存取、直接存取、相联存取	RAM；磁带；磁盘；Cache/相联存储器
断电后	易失性（RAM）、非易失性（ROM/Flash/磁盘）	掉电丢数据 vs 不丢

随机存取：按地址直接访问，存取时间与位置无关（主存）；
顺序存取：只能顺序读写（磁带）；
直接存取：先直接定位到区域再顺序查找（磁盘）；
相联存取：按内容检索而非地址（Cache、相联存储器），是 Cache 采用相联/组相联映像的基础。

3.2 RAM 与 ROM（与第 2 章 2.3.3 衔接）

RAM（随机存取存储器，易失）：

类型	特点	用途
SRAM 静态	用触发器存储，不需刷新，速度快、贵、功耗高	高速缓存 Cache
DRAM 动态	电容存储，需定期刷新，集成度高、便宜	主存
DDR SDRAM	双倍速率同步动态 RAM，时钟上下沿都传输	现代主存

ROM（只读存储器，非易失）：

Mask ROM（掩膜 ROM）：出厂固化，不可改写；
PROM：一次性可编程；
EPROM：紫外线擦除、电写入；
EEPROM（E²PROM）：电擦除，可字节擦写，寿命有限；
Flash ROM（闪速存储器）：电擦除、按块/页擦写，速度快、容量大——嵌入式系统存储程序和数据的核心，掉电数据不丢失（必背）。NOR Flash 按字节读、可执行代码（XIP）；NAND Flash 按页读写、容量大，存数据。

3.3 存储层次结构（金字塔，必考）

寄存器组（CPU内部） ↓ 速度递减 / 容量递增 / 价格递减 Cache（L1→L2→L3） ↓ 主存（内存，RAM/ROM） ↓ 辅存（磁盘/SSD/光盘/Flash）

设计依据——程序局部性原理：
- 时间局部性：刚访问的单元近期很可能再次访问（循环）；
- 空间局部性：访问过的单元附近的数据很可能被访问（数组、顺序执行）。
Cache 的作用：用少量高速 SRAM 缓存主存中活跃块，缓解 CPU 与主存速度差。

3.4 高速缓存 Cache（重点，易出计算）

（1）平均访存时间（必考公式）

T = H × T_cache + (1 − H) × T_mem

其中 H 为命中率；T_cache 为命中访问时间，T_mem 为未命中时访问主存时间（若含二级 Cache 则逐层展开）。

（2）地址映像方式（三种，背特点）

方式	规则	优点	缺点
直接映像	主存块只能装入 Cache 中唯一固定行（按地址取模）	硬件最简单	冲突率最高，命中率低
全相联映像	主存块可装入 Cache任意行	命中率最高，最灵活	比较电路复杂、成本高
组相联映像	分若干组，块可装入组内任意行（折中）	命中率与成本兼顾	较复杂

（3）替换算法（Cache 满时淘汰谁）

随机算法、FIFO（先进先出）、LRU（最近最久未使用，性能好、常用）、LFU（最不经常使用）；
OPT（最优算法）：替换未来最久不用的块——理论最优，实际不可实现，仅作评价基准。

（4）写策略

写直达 Write Through：写 Cache 同时写主存——简单、数据一致，但慢；
写回 Write Back：只写 Cache，标记"脏位"，替换时才写回主存——快，需一致性管理。

（5）多级 Cache：L1（离 CPU 最近，最小最快，常分指令/数据）→ L2 → L3（共享）→ 主存；逐级查找，全不命中才访问主存。

3.5 虚拟存储器（考纲 1.4.2 包含）

目的：使"主存+辅存"在逻辑上构成大容量存储器，按局部性原理只装入活跃页面；
实现方式：页式（固定大小页，需页表）、段式（按逻辑模块分段，需段表）、段页式（结合，先分段再分页）；
页面置换算法：OPT（最优）、LRU（最近最久未使用）、LFU（最不经常使用）、FIFO、Clock（时钟）；
- ⚠️ FIFO 可能出现Belady 异常（分配页数增加反而缺页增多）；LRU 不出现。
地址转换由MMU（内存管理单元）完成（第 2 章 2.3.2 深化）。

3.6 外存储器

磁盘（磁表面）：

物理结构：盘片（上下磁面）→ 磁道 → 扇区；各盘片同半径磁道组成柱面；
容量 = 磁面数（盘片数×2）× 每面磁道数 × 每道扇区数 × 每扇区字节数；
平均存取时间 =寻道时间+旋转延迟（转半圈平均）+数据传输时间；
数据读写以扇区/块为单位；按"直接存取"方式访问。

光盘：CD（约 700MB）、DVD（单面单层 4.7GB）等，只读/可刻录/可擦写多种。

固态硬盘 SSD：

用 NAND Flash +FTL（闪存转换层）实现块设备接口；
存储单元：SLC（1bit/单元，快、寿命长、贵）→ MLC（2bit）→ TLC（3bit，容量大、慢、寿命短）；
特性：无机械寻道、随机读写快、需磨损均衡与垃圾回收。

磁盘阵列 RAID（常考级别）：

级别	方式	特点
RAID 0	条带化	无冗余，速度最快，任一盘坏数据全丢
RAID 1	镜像	1:1 冗余，可靠性最高，利用率 50%
RAID 5	分布式奇偶校验	≥3 块盘，坏 1 块可恢复，性价比高（常用）
RAID 10	先镜像后条带	兼顾性能与可靠，代价高

存储域网络 SAN：以光纤通道（FC）/以太网连接存储设备与服务器的高速专用网络，块级访问、集中管理。

3.7 主存储器容量扩展（教材 1.4.2 内容）

位扩展（字长扩展）：多片同地址并联，扩展数据线位数（如 8 片 1K×1bit → 1K×8bit）；
字扩展（地址扩展）：多组芯片按地址段串联，用高位地址译码选片（如 4 片 1K×8bit → 4K×8bit）；
由数据总线位数 × 地址总线位数共同决定主存组织：地址线 n 位 → 最大寻址 2ⁿ 个存储单元。

4. 总线

4.1 总线的概念与分类

总线：连接计算机各部件的一组公共信号线，按功能分为三大系统总线（必背）：

总线	方向	作用
数据总线 DB	双向	传送数据/指令，位宽决定单次传输量（64 位是 32 位 2 倍）
地址总线 AB	单向（CPU→部件）	传送地址，位宽决定寻址空间：n 位 → 最大寻址 2ⁿ 单元
控制总线 CB	双向/单向混合	传送控制、时序、中断等信号（读写、复位、请求/应答）

按层次/位置还可分为：片内总线（CPU 内部，如 AMBA 的 AHB/APB）、系统总线（连接 CPU、内存、I/O）、外部/通信总线（USB、串口、以太网等）。

计算：地址总线 32 位 → 最大寻址 2³² = 4 GB；地址 20 位 → 2²⁰ = 1 MB。

4.2 总线性能指标

总线带宽（传输率）= 总线位宽 / 8 × 总线工作频率（单位 B/s） 例：64 位、100 MHz 总线 → 64/8 × 100M = 800 MB/s

性能三要素：位宽、工作频率、带宽；数据总线的位数 × 工作频率与数据传输率成正比。

4.3 常见总线一览（考纲 1.4.2"常见总线"，第 2 章 2.6 再深化）

类别	总线	要点
局部/扩展	ISA / EISA	早期 16/32 位并行扩展总线
局部	PCI	Intel 推出的局部总线，最流行的系统扩展总线之一，并行共享
局部	PCIe（PCI-E）	串行点对点、按 Lane 扩展、高速，现代主流
显示	AGP	早期显卡专用
外部并行	IEEE 488、SCSI、MXI、并口	并行传输，打印机/仪器
外部串行	USB、IEEE 1394（FireWire）、UART(RS-232/RS-485)	串行、热插拔、即插即用
芯片间（嵌入式重点）	I²C、SPI	见下表
现场/车载	CAN	Bosch 为汽车开发，支持分布式实时控制，差分二线
嵌入式片上	AMBA（AHB/APB/AXI）	ARM 公司片上总线标准（第 2 章重点）

I²C 与 SPI 对比（嵌入式高频）：

项目	I²C	SPI
推出	Philips	Motorola
线数	2 线（SDA 数据 + SCL 时钟），总线型多设备	4 线（SCK、MOSI、MISO、片选 SS/CS），主从一对
特点	有地址寻址、可挂多从机、半双工	高速、全双工，需片选信号
用途	微控制器与外围器件连接	MCU 与外围高速连接

4.4 芯片组结构（考纲提及）

南北桥结构：北桥连接高速部件（CPU、主存、AGP/PCIe 显卡）；南桥连接低速外设（IDE/SATA、USB、PCI、音频/网卡），两桥间通过内部总线互连；
单芯片结构：南北桥功能集成到单一芯片（SoC 化），嵌入式处理器普遍采用——集成 CPU、存储控制器、各类接口于一体，缩小体积、降低功耗（衔接第 2 章 2.2 微处理器结构）。

5. 输入/输出控制

5.1 四种 I/O 控制方式（演进顺序必背）

方式	谁主导	数据单位	特点	适用
程序查询方式（程序控制）	CPU 主动轮询	字/字节	简单可靠；CPU 等待外设，浪费 CPU；无法处理突发	简单低速外设
中断方式	外设主动请求，CPU 被动响应	字/字节	响应随机事件、CPU 利用率高；每次传输需中断开销	低速/中速外设
DMA 方式	DMA 控制器	数据块	不经 CPU 搬运，CPU 仅初始化与收尾；适合高速批量传输	磁盘、高速采集
通道/IO 处理机	独立处理器执行通道程序	数据块/文件	自成体系管理 I/O，几乎不占 CPU	大型机、复杂 I/O 系统

5.2 中断方式细节（与第 2 章 2.2.2 衔接）

定义：CPU 执行程序时，因内部/外部事件（中断请求）暂时中止当前程序，转去执行中断服务程序（ISR），处理完再返回断点继续执行——过程即"中断响应 → 保护现场 → 中断服务 → 恢复现场 → 中断返回"。
中断来源分类：硬中断（外设/定时器等硬件信号）与软中断（程序自陷/系统调用）；可屏蔽中断（可用标志屏蔽）与不可屏蔽中断（NMI，必须响应，如电源故障、内存校验错）。
相关概念：中断优先级（同时多个请求按优先级响应）、中断嵌套（高优先级可打断低优先级服务）、向量中断（中断向量表定位 ISR 入口）。
注意与"异常"区分：异常是 CPU 内部同步事件（陷阱/故障/终止），中断是异步事件（第 2 章展开）。

5.3 DMA 方式细节

DMA 控制器（DMAC）接管总线，在外设与主存之间直接批量传输，每块传输结束才通知 CPU（中断）；
常用传输方式：周期挪用（每次挪用一个总线周期）、块传输、成组传输；
优点：CPU 开销小、吞吐高；缺点：需要 DMAC 硬件、会占用总线周期。

5.4 I/O 接口的功能（考纲 1.4.3）

数据缓冲（速度匹配）、地址译码/设备选择、数据格式转换（串↔并、电平转换）、时序协调、中断请求与响应管理、DMA 请求与响应管理；
程序控制 / 中断 / DMA 三种接口即分别对应上述三种工作方式。

6. 高频考点与易错点速记

⭐ 必背清单

冯·诺依曼五部件：运算器、控制器、存储器、输入、输出；
控制器组成：PC、IR、指令译码器、时序部件；运算器组成：ALU、ACC、数据缓冲寄存器、状态条件寄存器 PSW；
PC 存"下一条指令地址"、自动 +1；IR 存"当前指令"；
总线三兄弟：DB 双向传数据、AB 单向定寻址空间（2ⁿ）、CB 传控制；
地址线 n 位寻址 2ⁿ；带宽 = 位宽/8 × 频率；
Cache 三映像：直接（最简单、冲突多）、全相联（命中最高、电路复杂）、组相联（折中）；替换用 LRU 常用；OPT 理论最优不可实现；
平均访存时间 T = H·T_cache + (1−H)·T_mem；
存储层次靠"局部性原理"（时间 + 空间）；
I/O 四方式演进：查询 → 中断 → DMA → 通道；DMA 传输数据块且不经 CPU；
Flash 掉电不丢、按块/页擦写，NOR 可执行代码、NAND 大容量存数据；
RAID 0 无冗余最快、1 镜像最可靠、5 分布式校验常用、10 先镜像后条带；
I²C 两线（Philips）、SPI 四线（Motorola）、CAN 车载现场总线（Bosch）、PCI/PCIe 系统扩展。

⚠️ 易错点

把 PC（地址）误当成 IR（指令内容）；
相联存储器/相联存取"按内容找"而非"按地址找"；
Cache 未命中时访问的是主存而不是辅存；
DMA 仍需 CPU"初始化"和"传输结束处理"，只是数据搬运不经过 CPU；
中断与 DMA 都会打断/结束 CPU 工作，但 DMA 以块为单位、开销小得多；
SRAM 要区分"不需要刷新"≠"断电不丢失"；
地址总线单向、数据总线双向，方向别记反。

小白速通嵌入式第三天——计算机硬件组成及主要部件功能