1. 射频探针 Pad Layout 设计的核心逻辑与整体思路
射频探针的 Pad Layout 设计，说白了就是解决两个问题：探针能不能稳稳地落在焊盘上，以及信号从探针针尖到待测器件之间能不能干净地传输过去。这两个问题听起来简单，但实际做起来，涉及机械公差、阻抗匹配、电磁场分布、材料特性等一系列交叉问题。我见过太多项目在芯片设计阶段指标漂亮得不行，结果一到在片测试环节，插损大得离谱、驻波比惨不忍睹，最后排查半天发现是 Pad Layout 没设计好。
Pad Layout 的本质是一个过渡结构。它要完成从探针针尖的物理接触，到片上传输线的电磁模式转换。这个过渡如果设计得当，回波损耗可以控制在很低的水平；设计不当，光是这一个过渡就能吃掉好几 dB 的插损，而且会引入严重的阻抗不连续，让后续的校准和去嵌变得极其困难。
整体设计思路可以拆成三个层面来理解。第一个层面是机械可靠性，探针要能稳定落针，接触电阻要小且可重复，这涉及 Pad 的尺寸、间距、金属层堆叠和衬底硬度。第二个层面是电磁性能，从探针到 Pad 再到片上传输线，整条路径的阻抗要连续，寄生参数要可控，这涉及 Pad 的几何形状、地 Pad 的排布、过渡段的渐变设计。第三个层面是可测试性与可重复性，包括校准标准的配套设计、探针磨损后的接触一致性、多站点测试时的串扰控制等。
为什么要把这三个层面放在一起考虑？因为它们是互相制约的。比如你把信号 Pad 做得很小来降低寄生电容，但太小了探针落针精度要求就极高，量产测试时良率会崩。你把地 Pad 拉得很近来改善阻抗匹配，但太近了探针之间可能干涉，而且制造公差会导致批次间性能波动。所以 Pad Layout 设计从来不是单一指标的优化，而是在多个约束之间找平衡点。
我个人的经验是，在开始画版图之前，先明确几个关键输入：探针的类型和针尖结构、测试频率范围、待测器件的端口阻抗、所用工艺的金属层参数、以及测试环境的温度范围。这几个输入确定了，Pad Layout 的大方向基本就定了。下面我会逐层展开，把每个环节的设计要点和实操细节讲清楚。
2. 探针选型与 Pad 几何参数的匹配设计
2.1 探针类型对 Pad 尺寸的约束关系
不同探针类型对 Pad 尺寸的要求差异很大。常见的射频探针分两大类：GSG 探针和GS 探针，前者用于共面波导结构，后者用于微带或共面波导的简化测试。GSG 探针的针尖间距通常有固定规格，比如 100μm、150μm、200μm、250μm 等，Pad 的间距必须和探针针尖间距严格匹配。
这里有个容易踩的坑：很多人以为 Pad 间距只要和探针标称间距一样就行，实际上探针针尖在落针后会有微小的横向位移，这个位移量跟探针的悬臂结构、针尖压力、以及 Pad 的金属厚度都有关系。如果 Pad 间距设计得刚好等于探针标称间距，落针后针尖可能滑到 Pad 边缘甚至滑出去。我的做法是 Pad 间距比探针标称间距大 2~5μm，给落针留一点余量，同时 Pad 的宽度要保证针尖落针后即使有偏移也仍在 Pad 的有效接触区域内。
Pad 的宽度设计也有讲究。太窄了接触电阻大，太宽了寄生电容大。对于 100μm 间距的 GSG 探针，信号 Pad 宽度通常在 50~80μm 之间，地 Pad 宽度可以稍大一些，60~100μm。这个范围不是拍脑袋来的，而是基于针尖接触面积和 Pad 边缘场分布的折中。针尖的接触面积一般在 10~20μm² 量级，Pad 宽度小于 40μm 时接触电阻会明显上升，而大于 100μm 时 Pad 对地的寄生电容会开始显著影响高频性能。
2.2 Pad 长度与探针悬臂的配合
Pad 的长度方向是探针悬臂延伸的方向。探针落针后，针尖接触 Pad，悬臂从 Pad 上方延伸出去。如果 Pad 太短，悬臂可能碰到 Pad 边缘以外的区域，造成短路或机械干涉。一般来说，Pad 长度至少要是探针针尖接触点到悬臂第一个弯折点距离的 1.5 倍。
以常见的 150μm 间距 GSG 探针为例，针尖接触点之后大约有 200~300μm 的悬臂延伸区域。那么 Pad 长度至少要做到 300~450μm。但也不能太长，太长了 Pad 的串联电感会增加，而且占用宝贵的芯片面积。我通常的做法是信号 Pad 长度取 300~400μm，地 Pad 长度可以稍短，200~300μm，因为地 Pad 对串联电感不敏感。
还有一个细节：Pad 的末端形状。直角末端会在高频下产生边缘场集中，建议做成圆角或斜切角。圆角半径取 Pad 宽度的 1/4 到 1/3 比较合适，太小了不起作用，太大了浪费面积。这个细节在 10GHz 以下影响不大，但到了 40GHz 以上，直角 Pad 末端引起的反射会明显恶化回波损耗。
2.3 地 Pad 排布与串扰控制
GSG 结构中，地 Pad 在信号 Pad 两侧。地 Pad 的宽度和间距直接影响共面波导的特性阻抗。信号 Pad 和地 Pad 之间的间隙（Gap）是阻抗控制的关键参数。间隙越小，特性阻抗越低；间隙越大，阻抗越高。
对于 50Ω 的共面波导，在典型硅衬底上（介电常数约 11.9），信号 Pad 宽度 60μm、间隙 30μm 左右可以做到接近 50Ω。但这是在没有考虑钝化层和衬底损耗的情况下的粗略估算。实际设计中，需要用电磁仿真工具提取 S 参数，然后调整间隙和 Pad 宽度来优化阻抗匹配。
地 Pad 之间的串扰也是多端口测试时必须考虑的问题。相邻端口的信号 Pad 之间如果有地 Pad 隔离，串扰可以控制在 -30dB 以下。但如果地 Pad 太窄或者不连续，串扰会急剧上升。我的经验是地 Pad 宽度至少要和信号 Pad 宽度相当，最好略宽，而且地 Pad 要在整个测试区域连续，不要有断点。
3. 从 Pad 到 DUT 传输线的过渡设计
3.1 过渡段的阻抗匹配原理
Pad 到 DUT 传输线的过渡是整个链路中最容易出问题的环节。Pad 区域的电磁场分布和传输线区域不同，Pad 相当于一个电容性负载，而传输线是分布参数结构。如果直接连接，会在连接点产生阻抗不连续，引起反射。
过渡设计的核心思路是渐变。从 Pad 的宽导体逐渐过渡到传输线的窄导体，中间不能有突变。常见的做法是在 Pad 和传输线之间加一段锥形过渡线，锥形的长度通常是工作频率对应波长的 1/10 到 1/8。比如 40GHz 时波长约 7.5mm（空气中），在硅衬底上约 2.2mm，那么锥形过渡长度取 200~300μm 比较合适。
锥形过渡的形状也有讲究。线性锥形最简单，但阻抗变化不是线性的，因为特性阻抗和导体宽度的关系是非线性的。指数锥形或切比雪夫锥形可以更好地控制阻抗轨迹，但设计复杂度高。对于大多数应用，线性锥形加上仿真优化已经足够。我通常先用线性锥形做初版，然后在仿真中调整锥形的起点和终点宽度，以及锥形的长度，直到回波损耗在目标频段内满足要求。
3.2 接地过孔与回流路径设计
共面波导的接地回流路径是设计中最容易被忽视的部分。信号从 Pad 进入传输线后，回流电流需要通过地 Pad 和接地过孔回到参考地。如果接地过孔不足或者位置不合理，回流路径阻抗会很高，导致插损增加和辐射增强。
接地过孔的排布原则是：靠近信号路径，均匀分布，数量足够。在 Pad 区域，地 Pad 下方应该有一排接地过孔，间距不超过工作频率对应波长的 1/20。比如 40GHz 时，过孔间距应小于 100μm。过孔直径通常取 20~30μm，太小了制造困难且电阻大，太大了占用面积且可能引起衬底开裂。
还有一个关键点：接地过孔要尽量靠近信号 Pad 和传输线的边缘。过孔离信号线越远，回流路径越长，电感越大。我的做法是在信号 Pad 两侧的地 Pad 上，距离信号 Pad 边缘 20~30μm 处打第一排过孔，然后向外每隔 50~80μm 再打一排，形成梯度过孔阵列。这样可以在不显著增加面积的情况下，有效降低回流路径阻抗。
3.3 钝化层开窗与金属层堆叠
Pad 区域的钝化层开窗设计直接影响探针的接触性能。钝化层是芯片表面的保护层，通常是氮化硅或聚酰亚胺。探针要接触到 Pad 的金属层，必须把钝化层开窗去掉。开窗的尺寸要比 Pad 金属区域稍大，留出对准余量，通常每边大 2~5μm。
金属层堆叠方面，Pad 通常由顶层厚金属构成，下面是多层金属和过孔。顶层金属的厚度直接影响串联电阻和机械硬度。太薄了电阻大且探针容易扎穿，太厚了应力大可能开裂。对于射频 Pad，顶层金属厚度通常在 1~3μm 之间。如果是铜工艺，还要考虑铜的扩散阻挡层。
这里有个实操心得：Pad 金属的表面平整度对接触电阻影响很大。如果顶层金属表面有起伏或者颗粒，探针接触面积会减小，接触电阻增大且不稳定。所以在 Pad 区域，金属沉积后的化学机械抛光（CMP）工艺要控制好，表面粗糙度最好在 5nm 以下。这个参数在工艺设计套件（PDK）里通常有说明，设计时要确认。
4. 校准标准与 Pad Layout 的协同设计
4.1 校准标准的结构设计
射频在片测试离不开校准。校准标准的 Pad Layout 必须和待测器件的 Pad Layout 一致，否则校准出来的误差会直接带入测试结果。校准标准通常包括开路、短路、负载和直通四种结构。
开路标准的 Pad 结构和 DUT 的 Pad 结构完全一样，只是信号 Pad 和传输线之间断开。短路标准是信号 Pad 通过过孔直接连接到地。负载标准是信号 Pad 通过一个 50Ω 的电阻连接到地。直通标准是信号 Pad 直接通过传输线连接，没有 DUT。
这些标准的 Pad 尺寸、间距、地 Pad 排布必须和 DUT 完全一致。我见过有人为了节省面积，把校准标准的 Pad 做小了一点，结果校准出来的数据在 DUT 上完全不适用。这个坑一定要避免。
4.2 校准标准在版图上的布局
校准标准在版图上的位置也有讲究。最好放在 DUT 附近，保证测试时的探针落针条件一致。如果校准标准离 DUT 太远，探针移动过程中的磨损和温度变化可能导致校准状态漂移。
通常的做法是在 DUT 周围留出专门的校准区域，四个标准排成一排或两排，间距和 DUT 的端口间距一致。校准区域的 Pad 周围也要有足够的地 Pad 和接地过孔，保证校准时的电磁环境与 DUT 测试时一致。
还有一个细节：校准标准的 Pad 表面状态要和 DUT 一致。如果 DUT 的 Pad 表面有氧化或者污染，校准标准的 Pad 也会有类似问题，这样校准才能反映真实测试条件。所以校准标准和 DUT 应该在同一个工艺批次、同一片晶圆上，最好相邻放置。
4.3 去嵌结构与 Pad 寄生参数提取
去嵌是射频在片测试中绕不开的环节。Pad 本身有寄生电容和电感，传输线也有损耗和相移。去嵌的目的就是把 Pad 和传输线的影响从测试结果中剥离，得到 DUT 本身的性能。
去嵌结构通常包括开路结构和短路结构。开路结构用于提取 Pad 的并联寄生电容，短路结构用于提取串联寄生电感。这些结构的 Pad Layout 也要和 DUT 一致，只是内部连接不同。
去嵌的精度很大程度上取决于 Pad Layout 的对称性和一致性。如果 DUT 的 Pad 和去嵌结构的 Pad 有细微差异，去嵌后的结果就会有残余误差。我的经验是，去嵌结构和 DUT 的 Pad 要在同一版图上，用相同的几何参数，最好由同一个单元调用，确保完全一致。
5. 常见问题与排查技巧实录
5.1 落针不稳定与接触电阻偏大
落针不稳定是射频在片测试中最常见的问题。表现是测试曲线跳动、接触电阻时大时小、或者探针落针后需要反复调整才能得到稳定数据。
排查思路从机械和材料两个方向入手。机械方面，检查 Pad 的平整度、探针的针尖磨损情况、落针压力是否合适。材料方面，检查 Pad 表面是否有氧化、污染、或者残留的光刻胶。
我的排查顺序是：先用显微镜观察 Pad 表面和探针针尖，看有没有明显的污染物或磨损。然后用万用表测量接触电阻，如果接触电阻大于 1Ω，基本可以确定是接触问题。接下来用探针台的压力计检查落针压力，通常射频探针的落针压力在 1~3g 每针尖之间。压力太小接触不可靠，压力太大针尖磨损快且可能损坏 Pad。
如果以上都正常，但接触电阻仍然偏大，可能是 Pad 金属的表面粗糙度问题。这时候可以用原子力显微镜（AFM）测量 Pad 表面粗糙度，如果 Ra 大于 10nm，就需要优化 CMP 工艺。
5.2 高频插损偏大与回波损耗恶化
高频插损偏大通常和过渡设计、接地回流、以及传输线损耗有关。排查时先看回波损耗，如果回波损耗也差，说明阻抗匹配有问题；如果回波损耗正常但插损大，说明损耗机制有问题。
阻抗匹配问题主要查过渡段的锥形设计、Pad 的寄生电容、以及地 Pad 的间隙。用电磁仿真工具提取 S 参数，看阻抗轨迹在 Smith 圆图上的走向。如果阻抗轨迹偏离 50Ω 太多，就需要调整 Pad 宽度或间隙。
损耗机制问题主要查接地过孔的数量和位置、传输线的导体损耗和介质损耗。接地过孔不足会导致回流路径阻抗高，增加辐射损耗。传输线损耗可以通过测量不同长度的传输线来分离。
我遇到过一个案例：插损在 20GHz 以上突然恶化，排查发现是接地过孔间距太大，在 20GHz 附近产生了谐振。把过孔间距从 150μm 减小到 80μm 后，插损改善了 1.5dB。
5.3 多端口测试中的串扰问题
多端口测试时，相邻端口之间的串扰会严重影响测试精度。串扰的来源主要有两个：一是 Pad 之间的电磁耦合，二是接地回流路径的共享阻抗。
Pad 之间的电磁耦合可以通过增加地 Pad 宽度和接地过孔来抑制。地 Pad 越宽、过孔越密，隔离度越好。一般来说，地 Pad 宽度大于信号 Pad 宽度、过孔间距小于波长的 1/20 时，串扰可以控制在 -30dB 以下。
接地回流路径的共享阻抗问题比较隐蔽。如果两个端口共享一段地路径，一个端口的回流电流会在共享阻抗上产生电压降，耦合到另一个端口。解决方法是每个端口都有独立的地 Pad 和接地过孔，避免共享地路径。
5.4 常见问题速查表
| 问题现象 | 可能原因 | 排查方法 | 解决措施 |
|---|---|---|---|
| 接触电阻大且不稳定 | Pad 表面污染或氧化 | 显微镜观察、万用表测量 | 清洗 Pad 表面、优化 CMP 工艺 |
| 落针后数据跳动 | 落针压力不当 | 压力计测量 | 调整压力至 1~3g/针尖 |
| 高频插损大 | 接地过孔不足 | 仿真提取回流路径阻抗 | 增加过孔密度、靠近信号线 |
| 回波损耗差 | 过渡段阻抗不连续 | Smith 圆图分析 | 优化锥形过渡长度和形状 |
| 多端口串扰大 | 地 Pad 隔离不足 | 测量端口间 S 参数 | 加宽地 Pad、增加过孔 |
| 校准后数据异常 | 校准标准与 DUT 不一致 | 对比 Pad 几何参数 | 确保校准标准与 DUT 同版图同参数 |
6. 实操中的经验技巧与避坑指南
6.1 版图设计阶段的检查清单
在版图设计完成后，发出去流片之前，一定要做一次系统的检查。我整理了一个检查清单，每次项目都过一遍，能避免大部分低级错误。
- Pad 间距是否与探针标称间距匹配，是否留了 2~5μm 余量
- Pad 宽度是否在 50~100μm 范围内，地 Pad 是否略宽于信号 Pad
- Pad 长度是否足够，是否考虑了探针悬臂的延伸区域
- Pad 末端是否有圆角或斜切角处理
- 信号 Pad 和地 Pad 的间隙是否经过仿真优化
- 接地过孔间距是否小于最高工作频率对应波长的 1/20
- 接地过孔是否靠近信号 Pad 和传输线边缘
- 钝化层开窗是否比 Pad 金属区域每边大 2~5μm
- 校准标准的 Pad 是否与 DUT 完全一致
- 去嵌结构的 Pad 是否与 DUT 完全一致
- 多端口之间的地 Pad 是否连续，是否有共享地路径
这个清单看起来简单，但每一条背后都有踩坑的教训。比如 Pad 末端圆角这一条，我早期做 60GHz 设计时没注意，回波损耗在 55GHz 以上就恶化到 -10dB 以下，后来加了圆角才改善到 -15dB 以下。
6.2 流片后的验证与调试
流片回来后，先不要急着上探针台测 DUT。先用校准标准验证测试系统的状态。校准标准的开路、短路、负载、直通四个结构都测一遍，看校准后的结果是否正常。如果校准标准本身就有问题，那 DUT 的测试结果就没有意义。
校准标准验证通过后，再测 DUT。测的时候先测一个简单的直通结构，看插损和回波损耗是否在预期范围内。如果直通结构正常，再测实际的 DUT。
调试过程中，如果发现性能不达标，先不要急着改版图。先用仿真工具反推可能的原因，然后在测试中验证。比如怀疑是接地过孔不足，可以在测试时用探针在 Pad 附近额外接地，看性能是否改善。如果改善了，说明确实是接地问题，下一版增加过孔。
6.3 探针维护与寿命管理
射频探针是消耗品，针尖会随着使用逐渐磨损。磨损后的针尖接触面积增大，接触电阻可能反而减小，但针尖形状变化会导致落针位置偏移，影响测试重复性。
我的做法是定期用显微镜检查针尖形状，记录针尖的磨损情况。当针尖的接触面积增大到初始值的 1.5 倍以上，或者落针位置偏移超过 5μm 时，就更换探针。更换探针后要重新校准，因为新探针的针尖形状和旧探针不同，寄生参数会有变化。
探针的存放也很重要。不用的时候要放在专用的探针盒里，针尖不要接触任何硬物。如果探针表面有污染物，用专用的探针清洗液清洗，不要用超声波清洗，超声波会损坏探针的悬臂结构。
6.4 温度变化对 Pad Layout 的影响
如果测试需要在变温条件下进行，Pad Layout 设计还要考虑热膨胀的影响。不同材料的热膨胀系数不同，温度变化时 Pad 的尺寸和位置会发生变化。
硅的热膨胀系数约 2.6ppm/°C，铜约 17ppm/°C，陶瓷约 6~8ppm/°C。如果 Pad 是铜，衬底是硅，温度升高 100°C 时，铜 Pad 的膨胀量比硅衬底大很多，可能导致 Pad 边缘与钝化层之间产生应力，甚至开裂。
变温测试时，Pad 的尺寸要留出热膨胀余量。通常的做法是把 Pad 宽度和长度各增加 1~2μm，给热膨胀留空间。同时，接地过孔的设计要考虑热应力，过孔不要太密集，避免应力集中。
我在一个变温测试项目中遇到过 Pad 开裂的问题，后来把 Pad 宽度增加了 2μm，过孔间距从 60μm 增加到 80μm，问题就解决了。这个经验说明，Pad Layout 设计不能只看常温性能，应用场景的温度范围也要考虑进去。
6.5 从仿真到实测的偏差控制
仿真和实测之间有偏差是正常的，但偏差太大就说明仿真模型或者测试方法有问题。常见的偏差来源包括：仿真中没有考虑钝化层的影响、没有考虑探针的寄生参数、没有考虑 Pad 表面的粗糙度、以及测试校准的残余误差。
控制偏差的方法：仿真时尽量用完整的三维模型，包括钝化层、金属层堆叠、接地过孔。探针的寄生参数可以通过测量开路和短路标准来提取，然后在仿真中加入。Pad 表面粗糙度的影响可以通过在仿真中设置表面阻抗来近似。
实测时，校准要尽可能精确。校准标准的验证不能省，校准后的残余误差要记录。如果残余误差在目标频段内大于 -30dB，说明校准不够好，需要重新校准或者检查校准标准。
我个人的经验是，仿真和实测的插损偏差控制在 0.2dB 以内、回波损耗偏差控制在 3dB 以内，就算比较理想了。如果偏差超过这个范围，就要仔细排查原因，不要轻易放过。
7. 进阶话题：毫米波频段的 Pad Layout 特殊考量
7.1 毫米波频段的寄生参数控制
到了毫米波频段（30GHz 以上），Pad 的寄生参数影响变得非常显著。Pad 的并联电容在低频时可能只有几 fF，可以忽略，但在 60GHz 时，几 fF 的电容对应的阻抗只有几十欧姆，会严重影响匹配。
毫米波频段的 Pad 设计要尽量减小寄生电容。方法包括：减小 Pad 面积、增加 Pad 与地之间的间隙、使用低介电常数的钝化层、以及在 Pad 下方挖去部分衬底。但这些方法都有副作用，减小 Pad 面积会影响落针可靠性，增加间隙会降低阻抗控制的精度。
我的做法是在毫米波频段用电磁仿真做精细优化，把 Pad 的几何参数作为优化变量，以回波损耗和插损为目标函数，用优化算法找到最佳参数组合。这个过程比较耗时，但效果很好。通常优化后的 Pad 宽度比低频时小 20~30%，间隙大 30~50%。
7.2 毫米波频段的过渡结构设计
毫米波频段的过渡结构需要更精细的设计。线性锥形过渡在毫米波频段可能不够，需要用多段锥形或者渐变线。多段锥形是把过渡段分成几段，每段的锥角不同，这样可以更好地控制阻抗轨迹。
另一种方法是使用补偿结构。在 Pad 和传输线的连接处，加入小的电容或电感补偿，抵消过渡的不连续性。补偿结构的设计需要精确的电磁仿真，因为毫米波频段的公差很小，稍微偏一点性能就变了。
我做过一个 77GHz 的 Pad Layout，过渡段用了三段锥形，每段长度约 80μm，锥角从 30° 渐变到 10°。仿真优化后，回波损耗在 70~85GHz 范围内优于 -20dB，插损小于 0.5dB。这个性能在毫米波频段算是比较好的。
7.3 毫米波频段的材料选择
毫米波频段对材料的要求更高。衬底的损耗角正切要小，否则传输损耗会很大。常用的低损耗衬底包括石英、陶瓷、以及一些特殊的有机材料。但衬底的选择往往受限于工艺线，不是设计者能随意选的。
钝化层的材料也很关键。氮化硅的介电常数约 7，聚酰亚胺约 3.5。在毫米波频段，聚酰亚胺的损耗更小，但机械强度不如氮化硅。如果工艺允许，毫米波频段的 Pad 钝化层优先选聚酰亚胺。
金属层的选择也有讲究。铜的导电率比铝好，但铜的扩散问题需要阻挡层。毫米波频段优先选铜，但阻挡层的厚度和材料要优化，否则会增加损耗。金是另一种选择，导电率略低于铜，但抗氧化性好，接触电阻稳定。如果成本允许，毫米波频段的 Pad 表面可以镀金。
8. 从设计到量产的工程化考量
8.1 工艺公差对 Pad Layout 的影响
实验室里做几个样品，性能好就行。但到了量产，工艺公差的影响就凸显出来了。光刻的对准精度、刻蚀的侧壁角度、金属沉积的厚度均匀性，这些都会影响 Pad 的实际尺寸和形状。
设计时要考虑工艺公差，给关键参数留出余量。比如 Pad 间距的设计值如果是 150μm，工艺公差是 ±2μm，那么实际间距可能在 148~152μm 之间。探针的落针精度如果是 ±3μm，那么 Pad 间距的设计值最好取 153~155μm，保证最坏情况下探针仍能落在 Pad 上。
Pad 的宽度也要留余量。如果设计宽度是 60μm，工艺公差是 ±3μm，实际宽度可能在 57~63μm 之间。这个变化对阻抗的影响需要通过仿真评估，如果影响太大，就要调整设计值或者放宽工艺公差。
8.2 多项目共版与 Pad 标准化
很多公司会做多项目晶圆（MPW），把多个项目的芯片放在同一片晶圆上流片。这时候 Pad Layout 的标准化就很重要。如果每个项目的 Pad 都不一样，测试时就要频繁更换探针和校准标准，效率很低。
我的做法是建立一套 Pad 标准库，把常用的 Pad 尺寸、间距、过渡结构做成参数化的单元。新项目直接调用标准单元，只在必要时做微调。这样既能保证性能，又能提高效率。
标准库的建立需要积累。我刚开始做的时候，每个项目都从头设计 Pad，后来发现很多结构是重复的，就慢慢整理成了标准库。现在我的标准库里有十几种 Pad 结构，覆盖了从 DC 到 110GHz 的频段，基本上新项目都能找到合适的单元。
8.3 测试成本与 Pad Layout 的权衡
Pad Layout 的设计还会影响测试成本。Pad 面积越大，芯片面积越大，成本越高。但 Pad 太小，测试良率低，测试成本也高。所以要在芯片成本和测试成本之间找平衡。
我的经验是，对于量产测试，Pad 的尺寸可以适当放大，牺牲一点芯片面积来换取测试良率和效率。对于研发阶段的测试，Pad 可以做得紧凑一些，因为研发阶段对芯片面积不敏感，但对性能要求高。
还有一个降低测试成本的方法：设计专门的测试结构，把多个 DUT 的 Pad 集中排布，用多针探针一次测试多个 DUT。这样可以大幅提高测试效率，但 Pad Layout 的设计复杂度会增加，需要仔细规划 Pad 的排布和隔离。
9. 个人实操体会与建议
做了这么多年射频在片测试，我最大的体会是：Pad Layout 设计没有银弹，每个项目都要根据具体的探针、工艺、频率、应用场景来定制。但有一些原则是通用的，比如过渡要渐变、接地要密、校准要一致、公差要留余量。
另一个体会是，仿真和实测要反复迭代。我刚开始做的时候，总想一次仿真就搞定，结果流片回来发现偏差很大。后来养成了习惯，每做一版都仔细对比仿真和实测，分析偏差来源，下一版改进。这样迭代几轮之后，仿真和实测的吻合度就越来越高，设计一次成功的概率也大大增加。
还有一点，Pad Layout 设计要和测试工程师紧密配合。设计者往往关注电磁性能，测试工程师关注落针可靠性和测试效率。两边的诉求有时候是矛盾的，需要沟通和妥协。我现在的做法是，Pad Layout 设计完成后，先让测试工程师评审一遍，确认落针可靠性和测试可行性，然后再发出去流片。这个流程虽然多了一步，但避免了很多后期返工。
最后分享一个小技巧：在 Pad 的版图旁边加一些对准标记，方便测试时快速定位。对准标记可以是十字形或者 L 形，放在 Pad 区域的外围，不影响电磁性能。测试时先用显微镜对准标记，再移动探针到 Pad 上，可以显著提高落针效率和精度。这个技巧看起来简单，但在实际测试中能节省大量时间。
