简介：这份文档面向使用 Altium Designer 与 Cadence Allegro 的 PCB 设计工程师，聚焦跨平台封装复用这一常见痛点，讲解如何把 AD 中已有的封装迁移到 Allegro 环境中使用，适合具备一定 EDA 操作基础、希望减少重复建库工作的中初级设计人员。资源包为单个 docx 文档，压缩后约 63KB，内容围绕完整迁移流程展开，涵盖在 AD 中新建 PCB、放置目标封装、另存为 ASCII 格式，再到 Allegro 中通过 CAD Translators 导入、导出 Library，以及将 symbol、shape、焊盘等文件分别归入对应库路径的要点。文中还提示了路径避免中文字符、导入后核对尺寸与连接一致性等易错细节，可作为操作时的对照清单与排错参考。目前已有 1471 人学习，适合需要快速复用 AD 封装、提升建库效率的读者参考。
1. 从 AD 封装到 Allegro 封装：跨工具链迁移到底难在哪
很多做硬件的朋友都遇到过这种局面：原理图用 Altium Designer 画，PCB 却要交给合作方用 Cadence Allegro 走线，或者公司内部设计规范强制要求最终交付 Allegro 工程。这时候最头疼的不是重画原理图，而是那几百个已经调好焊盘、丝印、3D 模型的 AD 封装——难道要一个个在 Allegro 里重新建？显然不现实。
标题里说的「AD 封装导入 Allegro 生成 Allegro 封装」，本质就是解决跨 EDA 工具链的封装复用问题。它适合三类人：需要把历史 AD 库迁移到 Allegro 的硬件工程师、接手混合工具链项目的 PCB Layout 工程师、以及要给代工厂交付标准 Allegro 封装库的团队。核心难点在于两个工具的封装数据模型完全不同——AD 用 Pad + 3D Body 的组合，Allegro 用 Padstack + Symbol + Package Geometry 的分层结构，直接复制文件是行不通的，必须走格式转换这条路。
2. 先搞懂 AD 与 Allegro 的封装数据模型差异
2.1 焊盘定义方式的根本区别
AD 的焊盘是「内嵌在封装里」的。你打开一个 .PcbLib 文件，每个封装里的焊盘参数（形状、尺寸、孔径、层叠）直接写在封装内部，改封装就改了焊盘。这种设计对单工具用户很友好，但跨工具就麻烦了——Allegro 不认这种内嵌结构。
Allegro 的焊盘是「独立文件」。每个焊盘是一个 .pad 文件，封装（.dra/.psm）只是引用这些 .pad 文件。同一个焊盘可以被多个封装复用，改一次 .pad，所有引用它的封装同步更新。这就是为什么 AD 封装不能直接导入 Allegro——Allegro 需要先有独立的 Padstack 文件，才能谈封装。
理解这一点很关键：转换的本质不是「文件格式转换」，而是「数据模型重构」。你得先把 AD 封装里的焊盘信息提取出来，生成 Allegro 能识别的独立焊盘文件，再重建封装的 Symbol 和 Package Geometry。
2.2 层叠命名与丝印层的映射关系
AD 的层命名是 Top Layer、Bottom Layer、Top Overlay、Top Paste、Top Solder 这一套。Allegro 用的是 BEGIN LAYER、END LAYER、SILKSCREEN_TOP、PASTEMASK_TOP、SOLDERMASK_TOP。名字不一样，含义基本能对应，但有几个坑：
- AD 的 Top Overlay 对应 Allegro 的 SILKSCREEN_TOP，但 Allegro 对丝印的线宽有最小限制，AD 里 0.1mm 的丝印线在 Allegro 里可能报 DRC 错误。
- AD 的 Mechanical Layer 在 Allegro 里没有直接对应，通常映射到 PACKAGE_GEOMETRY 下的 ASSEMBLY 或 PLACE_BOUND。
- AD 的 3D Body 在 Allegro 里对应 PLACE_BOUND_TOP 加高度信息，但转换工具通常不处理 3D，需要手动补。
2.3 转换可行性的判断标准
不是所有 AD 封装都值得转换。我一般按这个标准筛：
| 封装类型 | 转换可行性 | 建议 |
|---|---|---|
| 标准阻容感（0402/0603/0805） | 高 | 直接转，焊盘规则 |
| SOP/QFP/QFN | 高 | 直接转，注意引脚编号 |
| BGA | 中 | 焊盘阵列需验证，建议手动建 |
| 异形焊盘/长圆孔 | 低 | 转换易丢参数，建议手动建 |
| 带 3D Body 的复杂封装 | 低 | 3D 信息基本丢失，需重建 |
提示：转换前先把 AD 库里的封装按类型分类，标准封装批量转，异形封装单独处理，能省大量返工时间。
3. 用转换工具把 AD 封装批量导出为 Allegro 可识别格式
3.1 工具选型：为什么走中间格式而不是直接转
AD 和 Allegro 之间没有官方的直接转换通道。常见做法是走中间格式：AD 导出 → 中间格式 → Allegro 导入。中间格式主要有两种选择：
- IPC-7351 网表格式：行业标准，但只传焊盘坐标和尺寸，丝印和装配层信息会丢。
- Allegro 的 Extracta 格式：Cadence 提供的第三方转换入口，支持更多层信息，但需要额外的转换脚本。
我一般用第一种，因为 IPC-7351 是公开标准，工具支持好，出了问题容易排查。具体流程是：AD 导出封装为 IPC-7351 网表 → 用脚本解析网表生成 Allegro 的 Padstack 脚本 → 在 Allegro 里执行脚本生成 .pad 文件 → 再生成 .dra 封装。
3.2 从 AD 导出 IPC-7351 网表的操作步骤
在 AD 里操作：
# 在 AD 的 PCB Library 面板中 # 1. 选中需要导出的封装（可多选） # 2. 右键 → Export → IPC-7351 # 3. 选择输出目录，文件名建议用封装名 # 4. 导出格式选 "IPC-7351B"（兼容性最好）导出后会得到一堆 .txt 文件，每个封装一个。打开看内容，格式大概是这样：
# IPC-7351 Netlist Export # Component: R0603 PAD 1 RECT 0.80 0.95 0.00 0.00 0.00 PAD 2 RECT 0.80 0.95 1.60 0.00 0.00 LINE TOP 0.12 -0.50 -0.80 0.50 -0.80 LINE TOP 0.12 -0.50 0.80 0.50 0.80每行 PAD 定义一个焊盘：编号、形状、宽、高、X 坐标、Y 坐标、旋转角。LINE 定义丝印线段：层、线宽、起点 X、起点 Y、终点 X、终点 Y。
3.3 用 Python 脚本把网表转成 Allegro Padstack 脚本
Allegro 支持用脚本创建 Padstack。下面这个脚本把 IPC-7351 网表转成 Allegro 能执行的 .scr 脚本：
import os import re def parse_ipc_netlist(filepath): """解析 IPC-7351 网表，返回焊盘和线段列表""" pads = [] lines = [] with open(filepath, 'r', encoding='utf-8') as f: for line in f: line = line.strip() if line.startswith('PAD'): parts = line.split() # PAD 编号 形状 宽 高 X Y 旋转 pads.append({ 'num': parts[1], 'shape': parts[2], 'width': float(parts[3]), 'height': float(parts[4]), 'x': float(parts[5]), 'y': float(parts[6]), 'rot': float(parts[7]) if len(parts) > 7 else 0.0 }) elif line.startswith('LINE'): parts = line.split() # LINE 层 线宽 X1 Y1 X2 Y2 lines.append({ 'layer': parts[1], 'width': float(parts[2]), 'x1': float(parts[3]), 'y1': float(parts[4]), 'x2': float(parts[5]), 'y2': float(parts[6]) }) return pads, lines def generate_padstack_script(pads, output_dir, pkg_name): """为每个焊盘生成 Allegro Padstack 脚本""" for pad in pads: pad_name = f"{pkg_name}_PAD{pad['num']}" scr_path = os.path.join(output_dir, f"{pad_name}.scr") with open(scr_path, 'w', encoding='utf-8') as f: f.write(f"# Allegro Padstack Script for {pad_name}\n") f.write("setwindow pcb\n") f.write("padstack edit\n") f.write(f"padstack name {pad_name}\n") # 设置单位，AD 默认 mm，Allegro 内部用 mil 或 mm 需统一 f.write("units mm\n") # 定义 BEGIN LAYER 焊盘 f.write(f"add pad BEGIN_LAYER {pad['shape']} " f"{pad['width']} {pad['height']} 0 0\n") # 定义 END LAYER 焊盘（与顶层一致） f.write(f"add pad END_LAYER {pad['shape']} " f"{pad['width']} {pad['height']} 0 0\n") # 定义阻焊层，通常比焊盘大 0.1mm f.write(f"add pad SOLDERMASK_TOP {pad['shape']} " f"{pad['width']+0.1} {pad['height']+0.1} 0 0\n") f.write(f"add pad SOLDERMASK_BOTTOM {pad['shape']} " f"{pad['width']+0.1} {pad['height']+0.1} 0 0\n") f.write("save\n") f.write("close\n") def main(): # 配置路径 ipc_dir = "./ipc_output" # AD 导出的网表目录 scr_dir = "./allegro_scripts" # 生成的脚本目录 os.makedirs(scr_dir, exist_ok=True) for fname in os.listdir(ipc_dir): if not fname.endswith('.txt'): continue pkg_name = os.path.splitext(fname)[0] filepath = os.path.join(ipc_dir, fname) pads, lines = parse_ipc_netlist(filepath) generate_padstack_script(pads, scr_dir, pkg_name) print(f"Generated padstack scripts for {pkg_name}: {len(pads)} pads") if __name__ == '__main__': main()这段脚本的逻辑分三步：先解析 IPC 网表提取焊盘和线段数据，再为每个焊盘生成独立的 Allegro Padstack 脚本，最后批量输出到指定目录。关键参数说明：
units mm：单位必须和 AD 导出时一致，AD 默认用 mm，如果 AD 里用的是 mil，这里要改成units mil。SOLDERMASK_TOP的尺寸加了 0.1mm：这是阻焊开窗的常规做法，具体值看工艺要求，一般 0.05~0.15mm。pad['shape']直接用了 IPC 网表里的形状名（RECT/OBLONG/ROUND），Allegro 脚本里需要对应改成RECTANGLE/OBLONG/CIRCLE，这个映射要在脚本里加一层转换。
3.4 在 Allegro 里执行脚本生成 Padstack 和封装
脚本生成后，在 Allegro 里批量执行：
# 在 Allegro 命令行中 # 1. 切换到脚本目录 cd ./allegro_scripts # 2. 批量执行所有 .scr 文件 foreach scr [glob *.scr] { script run $scr } # 3. 验证生成的 padstack padstack list执行完后，Allegro 的 padstack 库里就有了所有焊盘。接下来创建封装：
# 创建 .dra 封装文件 # 1. 新建 Package Symbol # 2. 放置焊盘：Place → Padstack，选择对应的 pad # 3. 按 IPC 网表里的坐标放置 # 4. 画丝印：Add → Line，层选 SILKSCREEN_TOP # 5. 画装配层：Add → Line，层选 ASSEMBLY_TOP # 6. 保存为 .dra，Allegro 自动生成 .psm注意：Allegro 的封装原点默认在器件中心，AD 导出时如果原点不在中心，需要在 Allegro 里手动调整，否则贴片时会偏。
4. 转换过程中最容易翻车的五个坑
4.1 焊盘尺寸单位不一致导致封装整体缩放
现象：转换后的封装在 Allegro 里看起来比 AD 里小了一圈或大了一圈，焊盘间距对不上。
原因：AD 导出 IPC 网表时单位是 mm，但 Allegro 脚本里默认单位可能是 mil。1mm = 39.37mil，差了一个数量级。
解决：在生成脚本时强制指定units mm，并且在 Allegro 里执行脚本前先确认当前设计单位。如果已经生成了错误的 padstack，删掉重新执行脚本，不要试图手动缩放。
4.2 异形焊盘在转换后变成矩形
现象：AD 里的长圆孔焊盘（Oblong）或自定义形状焊盘，转换后在 Allegro 里变成了矩形。
原因：IPC-7351 网表对异形焊盘的支持有限，只传了外接矩形尺寸，形状信息丢失。
解决：这类焊盘不要走自动转换。在 Allegro 里手动创建 Padstack，用 Shape → Oblong 或自定义 Shape 绘制。常见做法是先把异形焊盘单独列一个清单，转换后逐个手动补。
4.3 丝印线宽低于 Allegro 最小值报 DRC
现象：转换后的封装在 Allegro 里做 DRC 检查时，丝印层报大量「Line width too small」错误。
原因：AD 里丝印线宽常用 0.1mm，而 Allegro 默认最小丝印线宽是 0.15mm（不同版本可能不同）。
解决：两个办法。一是转换后在 Allegro 里批量修改丝印线宽，用 Edit → Change 命令；二是在生成脚本时就把丝印线宽统一改成 0.15mm。我一般用第二种，在 Python 脚本里加一行判断：if line['width'] < 0.15: line['width'] = 0.15。
4.4 引脚编号顺序错乱导致网表对不上
现象：封装导入 Allegro 后，原理图网表导入时提示「Pin number mismatch」，引脚编号和原理图符号对不上。
原因：AD 的引脚编号可以是字母数字组合（如 A1、B2），Allegro 对引脚编号的排序规则不同，特别是 BGA 类封装。
解决：转换前先在 AD 里把引脚编号导出成列表，转换后在 Allegro 里用Tools → Padstack → Rename批量核对。对于 BGA，建议手动建封装，不要走自动转换。
4.5 阻焊层和助焊层映射错误
现象：转换后的封装在 Allegro 里查看 3D 或出 Gerber 时，阻焊开窗位置偏移或大小不对。
原因：AD 的 Top Solder 层对应 Allegro 的 SOLDERMASK_TOP，但 AD 里阻焊层画的是「开窗区域」，Allegro 里画的是「阻焊层图形」，两者逻辑相反。
解决：在生成脚本时，阻焊层尺寸要在焊盘基础上加 0.1mm（常规值），而不是直接用焊盘尺寸。如果 AD 里阻焊层有自定义形状，需要在 Allegro 里手动重画。
5. 批量转换的自动化脚本与验证方法
5.1 用批处理脚本串联整个转换流程
单次转换手动操作还能忍，几百个封装就必须自动化。下面这个 bash 脚本把整个流程串起来：
#!/bin/bash # AD2Allegro 批量转换脚本 # 用法：./convert.sh <ad_ipc_dir> <output_dir> AD_IPC_DIR=$1 OUTPUT_DIR=$2 SCRIPT_DIR="./allegro_scripts" LOG_FILE="./convert.log" # 清空旧输出 rm -rf $SCRIPT_DIR $OUTPUT_DIR mkdir -p $SCRIPT_DIR $OUTPUT_DIR echo "=== Step 1: 解析 IPC 网表并生成 Allegro 脚本 ===" | tee -a $LOG_FILE python3 ipc2allegro.py --input $AD_IPC_DIR --output $SCRIPT_DIR 2>&1 | tee -a $LOG_FILE echo "=== Step 2: 统计生成的脚本数量 ===" | tee -a $LOG_FILE SCR_COUNT=$(ls $SCRIPT_DIR/*.scr 2>/dev/null | wc -l) echo "Generated $SCR_COUNT padstack scripts" | tee -a $LOG_FILE echo "=== Step 3: 生成 Allegro 批处理命令文件 ===" | tee -a $LOG_FILE cat > $OUTPUT_DIR/run_all.scr << 'EOF' setwindow pcb foreach scr [glob ./allegro_scripts/*.scr] { script run $scr } EOF echo "=== Step 4: 完成，请在 Allegro 中执行 run_all.scr ===" | tee -a $LOG_FILE echo "Output directory: $OUTPUT_DIR" | tee -a $LOG_FILE这个脚本做了四件事：调用 Python 脚本解析网表、统计生成的脚本数量、生成 Allegro 批处理命令文件、输出日志。关键点是日志文件，转换出问题时可以回溯是哪一步失败的。
5.2 转换后的封装验证清单
转换完不能直接用，必须验证。我一般按这个清单逐项检查：
| 检查项 | 检查方法 | 合格标准 |
|---|---|---|
| 焊盘尺寸 | 在 Allegro 里测量焊盘 | 与 AD 原始尺寸误差 < 0.02mm |
| 焊盘间距 | 测量相邻焊盘中心距 | 与规格书一致 |
| 丝印位置 | 对比 AD 和 Allegro 的丝印 | 偏移 < 0.1mm |
| 引脚编号 | 导出引脚列表对比 | 完全一致 |
| 阻焊开窗 | 查看 SOLDERMASK 层 | 比焊盘大 0.05~0.15mm |
| 原点位置 | 查看封装原点 | 在器件几何中心 |
验证通过后，把封装放到一个测试板上，跑一次完整的 DRC 和网表导入，确认没有问题再入库。
5.3 用 Skill 脚本自动检查封装完整性
Allegro 支持 Skill 脚本，可以写一个自动检查封装完整性的脚本：
; check_package.il - 检查封装完整性 ; 用法：在 Allegro 中 load("check_package.il") 然后执行 check_pkg() procedure(check_pkg() let((pkg_name pad_count silk_lines assembly_lines) pkg_name = axlCurrentDesign() printf("Checking package: %s\n" pkg_name) ; 检查焊盘数量 pad_count = length(axlDBGetDesign()->pins) printf("Pad count: %d\n" pad_count) ; 检查丝印层是否有线段 silk_lines = length(axlDBGetDesign()->lines) printf("Silkscreen lines: %d\n" silk_lines) ; 检查装配层 assembly_lines = length(axlDBGetDesign()->shapes) printf("Assembly shapes: %d\n" assembly_lines) ; 判断 if(pad_count == 0 then printf("ERROR: No pads found!\n") ) if(silk_lines == 0 then printf("WARNING: No silkscreen lines!\n") ) printf("Check complete.\n") ) )这个脚本检查三项：焊盘数量是否为零、丝印层是否有线段、装配层是否有图形。焊盘为零说明 Padstack 没关联上，丝印为零说明丝印层映射失败。这两个是最常见的转换问题，自动检查能省很多人工核对时间。
5.4 建立可复用的转换模板库
转换不是一次性的活。我一般会建一个模板库，把常见封装的转换配置存下来：
- 0402/0603/0805 阻容感：焊盘尺寸、间距、丝印线宽固定，直接套模板。
- SOP/QFP：引脚间距和数量参数化，改参数就能生成新封装。
- QFN：注意散热焊盘，单独处理。
- 连接器：异形焊盘多，建议手动建，模板只做参考。
模板库用 YAML 或 JSON 存参数，Python 脚本读参数生成 Allegro 脚本。这样下次遇到同类型封装，改几个参数就能批量生成，不用从头来。
6. 从转换到入库：让 AD 封装在 Allegro 里真正可用
转换完封装只是第一步，真正让它在 Allegro 里可用，还要过三关：DRC 检查、网表导入验证、库管理规范。
DRC 检查时重点关注丝印到焊盘的间距。Allegro 默认丝印到焊盘间距是 0.1mm，AD 里很多封装的丝印紧贴焊盘，转换后必然报错。我的做法是在转换脚本里统一把丝印往外偏移 0.15mm，宁可丝印画小一点，也不要 DRC 报错。这个偏移量在 Python 脚本里加一行坐标变换就行，比在 Allegro 里手动改快得多。
网表导入验证是最后一道关。把转换后的封装放到一个测试原理图里，生成网表导入 Allegro，看引脚连接是否和原理图一致。这一步最容易暴露引脚编号问题，特别是多 Part 的封装（比如一个芯片分成 A/B/C 三个 Part），AD 和 Allegro 的 Part 命名规则不同，转换后经常对不上。遇到这种情况，不要试图改封装，改原理图符号的 Part 命名去适配 Allegro 的规则更省事。
库管理规范是长期的事。转换后的封装不要直接扔进项目库，先放到一个「待验证」库，跑完 DRC 和网表验证再移入正式库。正式库里的封装命名建议加前缀区分来源，比如AD_开头表示从 AD 转换来的，NEW_开头表示手动新建的。这样以后出问题能快速定位是转换引入的还是设计本身的。
最后说一个我踩过的坑：转换后的封装在 Allegro 里看着没问题，但出 Gerber 时阻焊层偏移了 0.1mm。查了半天发现是 AD 导出时阻焊层用的是「负片」逻辑，Allegro 用的是「正片」，转换脚本没处理这个差异。后来在脚本里加了一层判断：如果 AD 网表里阻焊层尺寸小于焊盘，就自动加 0.1mm 补偿。这个逻辑不复杂，但没踩过坑根本想不到。
希望帮到你。
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