简介：这份资源面向具备软硬件协同开发基础的电子工程师与FPGA学习者，聚焦ZYNQ7010 SoC采集AD7768高精度ADC的完整工程实现，可用于工业测量、声学分析、无线通信及高端音频等高速数据采集场景。压缩包共1726个文件，约69.75MB，涵盖dtsi设备树、h头文件、c源码、tcl脚本、v与sv硬件描述文件、xdc约束、bit比特流及elf可执行文件等，完整覆盖FPGA逻辑、ARM软件与工程配置各环节。资源围绕AD7768_Time_20m采集任务，包含ADC参数配置、数据流采集与预处理、FFT分析及以太网传输等模块，可帮助读者理解FPGA与ARM任务划分、信号完整性设计与抗干扰策略。目前已有265人学习下载，适合作为软硬件联合调试与数据采集系统搭建的参考范例。
1. ZYNQ7010 采集 AD7768：从硬件搭到数据落地的完整路径
手里有一块 ZYNQ7010 和一片 AD7768，想把高精度 ADC 的数据稳定收上来，这件事听起来简单，做起来却容易在某个环节卡住。AD7768 是八通道同步采样的 24 位 Σ-Δ 型 ADC，单通道最高 256 kSPS，输出是标准 I2S 风格的串行位流；ZYNQ7010 的 PL 端逻辑资源不算宽裕，PS 端跑 Linux 或裸机都行。两者凑在一起，核心矛盾就一个：ADC 的位流时钟和帧同步信号必须由 PL 精确产生，数据要在不丢帧的前提下搬进内存，再交给 PS 做后续处理。这套方案适合做电力监测、振动分析、多通道传感器采集的团队，也适合想从 STM32 加外置 ADC 升级到 SoC 架构的开发者。下面按硬件接口、PL 逻辑、PS 搬运、避坑、验证五块展开，每一步都给到能直接抄的参数和代码。
2. 硬件接口与时钟方案：AD7768 到底怎么连到 ZYNQ7010
2.1 先搞清楚 AD7768 的引脚角色和时序关系
AD7768 的串行接口不是普通 SPI，它用独立的帧同步信号 DRDY 和位时钟 DCLK 来输出数据。每个通道的数据在 DRDY 下降沿之后按位输出，DCLK 的上升沿采样。八通道模式下，数据按通道顺序依次移出，每通道 24 位，加上状态位和 CRC 可选，一帧总位数在 192 到 256 位之间。关键参数是 DCLK 频率，它等于 MCLK 分频后的结果，典型 MCLK 给 16.384 MHz，DCLK 可以设到 8.192 MHz 甚至更高。ZYNQ7010 的 PL 端要产生 MCLK 和 DRDY，同时用 DCLK 去采样数据线。这里最容易翻车的地方是：很多人把 DCLK 当成普通 SPI 时钟去接，结果发现数据错位。正确做法是把 DCLK 当作源同步时钟，在 PL 里用 IDDR 原语或者直接过采样来对齐。
我一般会先确认 AD7768 的配置模式。它支持 SPI 配置寄存器和引脚模式两种，引脚模式下通过上下拉电阻设定采样率、滤波器类型、功耗模式。如果只是固定参数采集，引脚模式最省事，不需要额外写 SPI 配置逻辑。如果要动态改采样率或切换滤波器，就得用 SPI 去写寄存器。ZYNQ7010 的 PL 端可以例化一个 AXI SPI IP 或者自己写一个简单的四线 SPI 状态机，PS 端通过 AXI-Lite 下发配置。
2.2 引脚连接表和电平匹配的硬约束
下面这张表是我实际用过的连接方案，ZYNQ7010 侧全部走 PL 的普通 IO，电平标准设为 LVCMOS33 或 LVCMOS18，取决于 AD7768 的 IO 电压。AD7768 的 DVDD 如果是 3.3V，就设 LVCMOS33；如果是 1.8V，就设 LVCMOS18。注意 ZYNQ 的 Bank 电压必须和外部一致，否则会烧 IO。
| AD7768 引脚 | 方向 | ZYNQ7010 引脚 | 说明 |
|---|---|---|---|
| MCLK | 输入 | PL 普通 IO 输出 | 主时钟，典型 16.384 MHz |
| DCLK | 输出 | PL 普通 IO 输入 | 位时钟，由 AD7768 输出 |
| DRDY | 输出 | PL 普通 IO 输入 | 帧同步，下降沿有效 |
| DOUT0~DOUT7 | 输出 | PL 普通 IO 输入 | 八通道数据线，可并联 |
| CS | 输入 | PL 普通 IO 输出 | SPI 片选，引脚模式可悬空 |
| SCLK | 输入 | PL 普通 IO 输出 | SPI 时钟，引脚模式可悬空 |
| SDI | 输入 | PL 普通 IO 输出 | SPI 数据输入 |
| SDO | 输出 | PL 普通 IO 输入 | SPI 数据输出 |
| RESET | 输入 | PL 普通 IO 输出 | 复位，低有效 |
如果八通道全用，DOUT0 到 DOUT7 可以都接上，也可以只接 DOUT0 然后靠通道顺序解析。AD7768 支持两种输出模式：每通道独立数据线，或者所有通道共用一条线按顺序输出。共用一条线时，PL 端只需要一个输入引脚，但解析逻辑要按位计数。独立数据线时，PL 端可以并行采样，逻辑更简单但占用引脚多。我一般推荐共用一条线，因为 ZYNQ7010 的 PL 引脚有限，省下来可以接别的外设。
2.3 时钟树设计：MCLK 从哪来，DCLK 怎么对齐
MCLK 可以由 PL 的 MMCM 产生，也可以从 PS 端通过 AXI 时钟输出。我习惯用 PL 的 MMCM 把 50 MHz 晶振倍频到 16.384 MHz，因为 16.384 MHz 是 2 的幂次相关频率，分频到 DCLK 时没有累积误差。MMCM 的配置参数：输入 50 MHz，倍频系数 32，分频系数 97，输出 16.494 MHz，再经过一个小数分频到 16.384 MHz。如果嫌麻烦，直接用 PS 的 PLL 输出也行，但 PS 时钟抖动比 PL MMCM 大，对 ADC 的 SNR 有影响。
DCLK 是 AD7768 输出的，PL 端要用它采样 DOUT。这里有个坑：DCLK 和 DOUT 的相位关系不是固定的，AD7768 的数据手册给了一个建立保持窗口，但实际 PCB 走线长度不同会导致偏移。稳妥做法是在 PL 里用 IDELAY 或者 IDDR 原语，把 DCLK 延迟几个 tap 再去采样。Xilinx 的 SelectIO 原语 IDDR 可以同时采上升沿和下降沿，输出双沿数据，然后自己拼成 24 位。如果不想用原语，也可以用 oversampling，用 4 倍 DCLK 频率去采，但 ZYNQ7010 的 PL 跑 4 倍 DCLK 在 8 MHz 以上时时序会紧张。
// 用 IDDR 采样 DOUT，DCLK 作为时钟 IDDR #( .DDR_CLK_EDGE("SAME_EDGE_PIPELINED"), .INIT_Q1(1'b0), .INIT_Q2(1'b0), .SRTYPE("SYNC") ) iddr_dout ( .Q1(dout_rise), // 上升沿数据 .Q2(dout_fall), // 下降沿数据 .C(dclk), // DCLK 输入 .CE(1'b1), .D(dout), // DOUT 输入 .R(1'b0), .S(1'b0) );这段代码把 DOUT 在 DCLK 的上升沿和下降沿分别锁存，输出两个位。后续用一个移位寄存器把 dout_rise 和 dout_fall 交替拼成 24 位。注意 IDDR 的 DDR_CLK_EDGE 要设成 SAME_EDGE_PIPELINED，这样 Q1 和 Q2 在同一时钟周期输出，方便后续处理。如果设成 OPPOSITE_EDGE，Q2 会晚半个周期，拼接时要多打一拍。
3. PL 端采集逻辑：从位流到 24 位并行数据的转换
3.1 帧同步状态机怎么写才不丢帧
AD7768 的 DRDY 下降沿表示一帧数据开始，之后 DCLK 连续输出 8 个通道各 24 位。PL 端要做一个状态机：检测 DRDY 下降沿，启动位计数器，每来一个 DCLK 上升沿和下降沿就移入一位，计满 24 位就锁存一个通道，再计下一个通道，直到 8 个通道全部收完，输出一个有效标志。这个状态机的难点在于 DRDY 和 DCLK 的相位关系，DRDY 下降沿可能正好在 DCLK 的某个边沿附近，如果直接用 DRDY 去复位计数器，容易采到半个位。稳妥做法是用 DCLK 同步 DRDY，打两拍后再检测下降沿。
// 帧同步状态机核心片段 reg [1:0] drdy_sync; always @(posedge dclk) begin drdy_sync <= {drdy_sync[0], drdy}; end wire drdy_fall = (drdy_sync == 2'b10); // 检测下降沿 reg [4:0] bit_cnt; // 0~23 位计数 reg [2:0] ch_cnt; // 0~7 通道计数 reg [23:0] shift_reg; // 移位寄存器 reg [23:0] ch_data [0:7]; // 八通道数据缓存 always @(posedge dclk) begin if (drdy_fall) begin bit_cnt <= 5'd0; ch_cnt <= 3'd0; end else begin shift_reg <= {shift_reg[22:0], dout_rise}; // 先移入上升沿数据 // 下降沿数据在下一个周期移入，或者用双沿拼接 if (bit_cnt == 5'd23) begin ch_data[ch_cnt] <= shift_reg; bit_cnt <= 5'd0; if (ch_cnt == 3'd7) ch_cnt <= 3'd0; else ch_cnt <= ch_cnt + 1'b1; end else begin bit_cnt <= bit_cnt + 1'b1; end end end这段代码的逻辑是：用 DCLK 同步 DRDY，检测下降沿后清零位计数和通道计数。每个 DCLK 周期移入一位，计满 24 位就把 shift_reg 存到对应通道，然后通道计数加一。注意这里只用了 dout_rise，实际要同时用 dout_rise 和 dout_fall，每周期移入两位，位计数到 11 就够 24 位。我为了简化只写了单沿，实际工程里要改成双沿拼接。参数说明：bit_cnt 宽度 5 位足够计 0 到 23，ch_cnt 宽度 3 位计 0 到 7。shift_reg 是 24 位，对应 ADC 的分辨率。
3.2 数据缓存与跨时钟域处理
PL 端采集到的数据在 DCLK 时钟域，要传给 PS 端或者 PL 内部的 AXI 总线，必须做跨时钟域处理。常见做法是用一个异步 FIFO，写时钟用 DCLK，读时钟用 AXI 时钟。FIFO 深度至少 16，因为一帧有 8 个 24 位数据，加上帧间隔，深度 32 比较稳妥。Xilinx 的 FIFO Generator IP 可以直接例化，或者自己写一个简单的双口 RAM 加读写指针。注意 FIFO 的写使能要在每个通道数据锁存时拉高一个 DCLK 周期，写数据是 24 位通道数据加上通道号。
// 异步 FIFO 写侧 wire fifo_wr_en = (bit_cnt == 5'd23) && (ch_cnt <= 3'd7); wire [27:0] fifo_wr_data = {ch_cnt, ch_data[ch_cnt]}; // 通道号 + 24 位数据 fifo_generator_0 u_fifo ( .wr_clk(dclk), .rd_clk(axi_aclk), .din(fifo_wr_data), .wr_en(fifo_wr_en), .rd_en(fifo_rd_en), .dout(fifo_rd_data), .full(fifo_full), .empty(fifo_empty) );这段代码把通道号和 24 位数据拼成 28 位写入 FIFO。通道号占 3 位，数据占 24 位，总共 27 位，我多留了 1 位做对齐。FIFO 的读侧由 AXI 主机或者 PS 端的 DMA 控制。如果 PS 端用 DMA，可以把 FIFO 的读数据直接接到 AXI-Stream 接口，DMA 自动搬运到 DDR。注意 FIFO 的写使能条件要严格，只在 bit_cnt 计满 24 且 ch_cnt 有效时拉高，否则会写入重复数据。
3.3 AXI-Stream 打包与 DMA 搬运
PL 端采集完一帧后，最好打包成 AXI-Stream 格式，每包包含 8 个通道的数据，加上一个帧头。帧头可以是一个固定的 32 位标识，比如 0xAA55AA55，方便 PS 端解析。AXI-Stream 的 tdata 宽度设成 32 位，tvalid 和 tready 握手。DMA 用 Xilinx 的 AXI DMA IP，配置成简单模式，每次搬运一帧或者多帧。DMA 的目标地址是 PS 端 DDR 里的一块连续内存，大小按采样率和帧率算。比如 256 kSPS 八通道，每通道 24 位，一秒钟数据量是 256k * 8 * 3 字节 = 6 MB/s，DDR 完全扛得住。
// AXI-Stream 打包状态机 reg [31:0] axis_tdata; reg axis_tvalid; wire axis_tready; always @(posedge axi_aclk) begin if (!fifo_empty && axis_tready) begin axis_tdata <= {4'b0, fifo_rd_data}; // 28 位扩展到 32 位 axis_tvalid <= 1'b1; fifo_rd_en <= 1'b1; end else begin axis_tvalid <= 1'b0; fifo_rd_en <= 1'b0; end end这段代码从 FIFO 读数据，扩展到 32 位后送到 AXI-Stream。tvalid 和 tready 握手成功后，DMA 会把数据搬到 DDR。注意 fifo_rd_en 要和 tready 配合，如果 tready 一直为高，可以连续读；如果 tready 有停顿，要保证 fifo_rd_en 不丢拍。实际工程里我会加一个小的 skid buffer，防止 tready 反压时数据丢失。
4. PS 端数据搬运与解析：从 DDR 到应用层
4.1 DMA 配置与中断处理
PS 端用 Xilinx 的 AXI DMA 驱动，配置成简单模式，源地址是 PL 端的 AXI-Stream 接口，目标地址是 DDR 的物理地址。DMA 搬完一帧后产生中断，PS 端在中断服务函数里处理数据。中断处理要快，不能在里面做复杂运算，一般只做标记，把数据指针传给应用线程。DMA 的配置参数：数据宽度 32 位，最大突发长度 256，帧长度按实际一帧的字节数设。比如一帧 8 通道 24 位，加上帧头 4 字节，总共 8*3+4=28 字节，但 AXI-Stream 是 32 位对齐，实际一帧 8 个 32 位字，32 字节。DMA 的传输长度设成 32 的整数倍。
// DMA 中断服务函数示例 void dma_isr(void *callback) { u32 irq_status = XAxiDma_IntrGetIrq(dma_inst, XAXIDMA_DEVICE_TO_DMA); if (irq_status & XAXIDMA_IRQ_IOC_MASK) { // 一帧搬完，标记数据就绪 frame_ready = 1; // 重新提交 DMA 传输 XAxiDma_SimpleTransfer(dma_inst, (u32)rx_buffer, FRAME_SIZE, XAXIDMA_DEVICE_TO_DMA); } XAxiDma_IntrAckIrq(dma_inst, irq_status, XAXIDMA_DEVICE_TO_DMA); }这段代码在中断里重新提交 DMA 传输，保证连续采集。frame_ready 标志给应用线程轮询或者用信号量通知。注意 DMA 的源地址要设成 PL 端 AXI-Stream 的地址，目标地址是 DDR 的物理地址，虚拟地址要提前用 mmap 映射或者用 dma_alloc_coherent 分配。如果 PS 端跑 Linux，要用 UIO 或者 DMA 引擎框架，裸机就直接操作寄存器。
4.2 数据解析：从 32 位字还原 24 位有符号数
DMA 搬到 DDR 的数据是 32 位对齐的，每个字低 24 位是 ADC 数据，高 8 位可能是通道号或者填充。解析时要先判断帧头，然后按通道顺序提取。AD7768 输出的是二进制补码，24 位有符号数，范围是 -8388608 到 8388607。解析成整数后，再根据参考电压换算成电压值。参考电压典型是 4.096 V，满量程是 ±4.096 V，所以电压 = 码值 / 8388608 * 4.096。
// 解析一帧数据 #define FRAME_HEADER 0xAA55AA55 void parse_frame(u32 *buf, int len, float *voltage) { int i; if (buf[0] != FRAME_HEADER) return; // 帧头不对，丢弃 for (i = 0; i < 8; i++) { u32 raw = buf[i+1] & 0x00FFFFFF; // 取低 24 位 if (raw & 0x00800000) raw |= 0xFF000000; // 符号扩展 int32_t code = (int32_t)raw; voltage[i] = (float)code / 8388608.0f * 4.096f; } }这段代码先检查帧头，然后循环 8 个通道，取低 24 位，做符号扩展，再换算成电压。注意符号扩展的判断条件是 bit23 是否为 1，如果是就补高 8 位 0xFF。参数说明：FRAME_HEADER 是自定义的帧头，可以改成别的值，只要 PL 端和 PS 端一致。voltage 数组存 8 个通道的电压值，单位伏特。
4.3 数据落盘与实时性权衡
如果要做长时间采集，数据落盘是必须的。PS 端可以用 fwrite 把电压值写成二进制文件或者 CSV。二进制文件更省空间，CSV 方便用 Excel 看。写文件的速度要跟上采集速度，6 MB/s 的原始数据，换算成 float 是 8 MB/s，SD 卡或者 eMMC 都能写。但如果用文件系统，要注意缓冲，最好用 O_DIRECT 或者自己管理块设备。实时性要求高的话，可以在 DDR 里开一个环形缓冲区，采集线程写，处理线程读，中间用信号量同步。环形缓冲区的大小按最长处理延迟算，比如处理一帧要 1 ms，采集一帧 31.25 us，缓冲区至少 32 帧。
5. 避坑与排查：AD7768 采集常见的五个翻车点
5.1 现象：数据全是 0 或者全是 0xFFFFFF
原因：AD7768 的复位引脚没有正确释放，或者 MCLK 没有输出。AD7768 上电后需要至少 1 ms 的低电平复位，然后等 MCLK 稳定后才开始转换。如果复位引脚一直拉低，或者 MCLK 没接，DOUT 会保持固定电平。解决：用示波器量 RESET 引脚，确认上电后有低到高的跳变；量 MCLK 引脚，确认有 16.384 MHz 的正弦或方波。如果 MCLK 幅度不够，检查 PL 的 IO 驱动能力，或者加一个时钟缓冲器。
5.2 现象：数据偶尔错位，通道顺序乱
原因：DRDY 和 DCLK 的相位关系不稳定，或者状态机的位计数没有在 DRDY 下降沿正确复位。AD7768 的 DRDY 下降沿和第一个 DCLK 上升沿之间有一个建立时间，如果 PL 端用 DRDY 直接复位计数器，可能采到半个位。解决：用 DCLK 同步 DRDY，打两拍后再检测下降沿，确保复位发生在 DCLK 的稳定区域。另外检查 DCLK 的 PCB 走线，尽量等长，避免反射。
5.3 现象：DMA 传输报错，中断不触发
原因：AXI-Stream 的 tvalid 和 tready 握手失败，或者 DMA 的传输长度不是 4 字节对齐。AXI DMA 要求传输长度是 4 的整数倍，如果帧长度不是，会报错。解决：把帧长度补齐到 4 的倍数，比如 28 字节补到 32 字节。检查 AXI-Stream 的 tvalid 是否在 tready 为高时保持，如果 tvalid 提前拉低，DMA 会认为传输结束。可以在 PL 端加一个 FIFO 缓冲，保证 tvalid 连续。
5.4 现象：采集到的数据噪声大，SNR 差
原因：MCLK 抖动大，或者电源纹波大。AD7768 的 SNR 对 MCLK 抖动很敏感，如果 MCLK 来自 PS 的 PLL，抖动可能比 PL MMCM 大。解决：改用 PL MMCM 产生 MCLK，或者在 MCLK 输出端加一个 LC 滤波器。电源方面，AD7768 的 AVDD 和 DVDD 要分开供电，模拟地和数字地单点连接。如果 PCB 已经做好，可以在电源引脚并 10 uF 和 0.1 uF 电容。
5.5 现象：长时间采集后数据丢失
原因：DMA 缓冲区溢出，或者 PS 端处理速度跟不上。如果 DMA 搬完一帧后没有及时重新提交，PL 端的 FIFO 会满，导致丢帧。解决：在中断里尽快重新提交 DMA，或者用 scatter-gather 模式，提前准备好多个缓冲区。PS 端的处理线程优先级要提高，避免被其他任务抢占。如果跑 Linux，可以用 RT 补丁或者把线程绑到特定 CPU 核。
6. 验证与进阶：用已知信号源校准整条链路
6.1 用直流校准验证码值线性度
整条链路搭好后，先别急着接传感器，用一个高精度直流源给 AD7768 的输入加几个已知电压，比如 0 V、1 V、2 V、3 V，看采集到的码值是否线性。AD7768 的输入范围是 ±VREF，如果 VREF 是 4.096 V，加 1 V 应该得到 1/4.096 * 8388608 ≈ 2048000 码。实际码值和理论值的偏差应该在几个 LSB 以内。如果偏差大，检查参考电压是否准确，或者输入端的 RC 滤波器是否引入了衰减。
# 用 Python 验证线性度 import numpy as np codes = np.array([0, 2048000, 4096000, 6144000]) # 理论码值 measured = np.array([100, 2048100, 4095900, 6144100]) # 实测码值 error = measured - codes print("误差(LSB):", error) # 如果误差超过 10 LSB，检查参考电压和输入滤波这段代码算理论码值和实测码值的差，单位是 LSB。1 LSB 对应 VREF/2^23 ≈ 0.488 uV。如果误差在 10 LSB 以内，说明链路基本正常。如果误差大，先查参考电压，再查输入端的运放是否饱和。
6.2 用 FFT 看噪声底和谐波
接一个纯净的正弦波信号源，比如 1 kHz，幅度 2 Vpp，采集 8192 个点做 FFT，看噪声底和谐波分量。AD7768 在 256 kSPS 下的 SNR 典型值是 108 dB，如果实测只有 90 dB，说明 MCLK 抖动或者电源噪声大了。FFT 的窗函数用 Hann 或者 Blackman-Harris，避免频谱泄漏。计算 SNR 时，把信号频点的能量和其余频点的能量分开，注意排除直流和前几个谐波。
import numpy as np from scipy.fft import fft # 假设 data 是采集到的 8192 个电压值 data = data - np.mean(data) # 去直流 window = np.hanning(len(data)) spectrum = np.abs(fft(data * window)) signal_bin = np.argmax(spectrum[:len(spectrum)//2]) signal_power = np.sum(spectrum[signal_bin-1:signal_bin+2]**2) noise_power = np.sum(spectrum[:len(spectrum)//2]**2) - signal_power snr = 10 * np.log10(signal_power / noise_power) print("SNR: %.2f dB" % snr)这段代码去直流后加 Hann 窗，做 FFT，找最大频点作为信号，算信号功率和噪声功率的比值。注意信号频点要取附近几个 bin 的能量，因为窗函数会让能量扩散。如果 SNR 不达标，先查 MCLK 的相位噪声，再查电源的纹波。
6.3 一个具体技巧：用 ILA 抓 PL 内部信号
ZYNQ7010 的 PL 端可以例化 ILA（集成逻辑分析仪），抓 DRDY、DCLK、DOUT 和状态机的内部信号。ILA 的采样深度设 1024 或者 2048，触发条件设成 DRDY 下降沿。抓到的波形可以导出 CSV，用 Python 画出来看时序关系。这个技巧在调试初期特别有用，能直接看到 DRDY 和 DCLK 的相位差，以及状态机的位计数是否正确。我一般会在 ILA 里同时抓 fifo_wr_en 和 fifo_wr_data，确认写入 FIFO 的数据和通道号对得上。ILA 的时钟用 DCLK，采样率就是 DCLK 频率，抓 1024 个点够看 4 帧数据。如果 DCLK 太高，ILA 可能跑不到，可以先用低速模式，比如 MCLK 降到 1 MHz，DCLK 降到 512 kHz，调通后再升上去。
这套链路我前后调了大概两周，最耗时的不是写代码，而是等 PCB 打样和查时序。血泪经验是：AD7768 的 DRDY 和 DCLK 相位关系一定要用示波器或者 ILA 确认，不要凭感觉写状态机。另外 DMA 的缓冲区一定要开够，不然丢帧丢到怀疑人生。希望帮到你。
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