简介：面向天津大学Verilog课程大作业图像旋转需求，这份资源给出完整可参考的设计方案，核心是利用Verilog完成256×256×24位BMP图片的顺时针90度旋转，同时借助C++实现像素读取与旋转后图片生成。资源以单个doc文档分发，压缩包约5.33MB，内容包含C++端将BMP像素信息写入xiangsu文本文件的代码、Verilog旋转模块rot的完整设计，以及计数器、地址映射、输出时序等关键机制的说明。对数字逻辑、EDA或FPGA图像处理方向的读者而言，该文档提供了软件与硬件协同完成图像旋转的典型实例，可帮助理解像素存储与行列坐标变换的硬件实现方式。目前已有2464人学习，适合作为课程设计或大作业的参考资料。
1. Verilog 大作业图像旋转：这题考的其实不是旋转
不少同学拿到「Verilog 大作业图像旋转」第一反应是查旋转公式、写坐标变换、调仿真，结果卡在最基本的地方：图像转出来全是洞，或者边缘像被狗啃过。原因不是公式推错了，而是坐标变换的方向反了。图像旋转在 FPGA 上的本质不是「把像素搬过去」，而是「从目标位置反查原图该取哪个像素」，这个方向搞反，后面所有代码都是在给错误方案打补丁。
这题真正考的是三件事：坐标变换的数学功底、浮点转定点的工程处理、以及存储与流水线的资源意识。适合正在做 FPGA 相关课程设计、或者刚入门数字 IC 想用一个小而完整的系统练手的人。题目不大，但覆盖的知识点很全，做完一个旋转模块，等于把总线握手、定点运算、存储分配、时序收敛全过了一遍。这篇就按我实际做过的方案，从原理到 RTL 再到验证和踩坑，完整讲清楚。
2. 图像旋转的坐标底子：为什么反向映射加双线性插值是标准答案
2.1 正向映射为什么会有空洞
如果按直觉写：遍历原图每个像素 (x, y)，算出旋转后的位置 (x', y')，把像素搬过去——这就是正向映射。它的数学很简单，但结果几乎一定会出现空洞：旋转是浮点运算，多个原图像素可能映射到同一个目标位置，另一些目标位置则没有任何像素落进去。反映在图像上就是周期性分布的噪点或黑点，角度越大越明显。
正向映射的空洞问题属于原理性缺陷，不是靠补几个 if 能解决的。因为目标像素的值来源不唯一，你没法判断该用哪个、或者干脆没有来源。到大作业验收时，老师只要旋转一个 45 度的测试图，看到黑点就足够扣分了。所以业界做图像几何变换几乎不用正向映射，统一走反向映射。
反向映射的思路是：遍历输出图像的每个坐标 (x', y')，用逆变换矩阵算出它在原图里的对应位置 (sx, sy)，然后从原图采样。因为输出图像的每个像素都能唯一找到一个原图坐标来源（哪怕这个坐标落在边界外），所以不存在空洞问题。代价是坐标计算量完全一样，但结果质量天差地别。
2.2 反向映射的数学拆解：平移、旋转、反平移三步
以图像中心为旋转中心，逆变换分三步。先把输出坐标平移到以旋转中心为原点：tx = x' - cx，ty = y' - cy；然后做反向旋转：sx = tx·cosθ + ty·sinθ，sy = -tx·sinθ + ty·cosθ；最后把坐标平移回去：sx = sx + cx，sy = sy + cy。注意这里的 cos 和 sin 是旋转角度的三角函数值，不是逆矩阵的负角度——因为反变换本身就是代入负角度，展开后 sin 项的符号决定了旋转方向。
这个三步流程对应到 RTL 就是三个算数操作：减法、乘法累加、加法。减法把坐标系从图像左上角移到中心，乘法做旋转矩阵运算，加法把结果映射回原图坐标系。每一拍都能对应一个流水线级，非常规整。
如果旋转中心不在图像中心，cx 和 cy 就是外部参数，寄存器配置就行。如果图像宽高不是偶数，中心坐标会有 0.5 像素的偏移，这个在定点化时要额外处理，后面避坑章节会单独讲。
2.3 浮点转定点的位宽选择与查表策略
FPGA 做浮点乘法和三角函数开销极大，大作业场景完全不值得。常见做法是角度查表 + 定点乘法。角度用 Q14 定点存：把 cosθ 和 sinθ 乘以 2^14，取整存进 ROM，乘法结果再右移 14 位还原。坐标用 Q8 或 Q12 定点：整数部分用于地址寻址，小数部分用于插值权重，一举两得。
查表有几个策略。最简单的是存 0 到 90 度的三角函数值，象限和大角度通过符号和对称性推导。sincos 表按 512 或 1024 个点均匀分布在 0 到 90 度，角度索引取输入角的高位。位宽上，坐标的 Q8 只够 256x256 的图像，如果图像更大，要相应加宽整数部分。
关键参数组合我一般这样设：角度查表 512 点、三角函数 Q1.14、坐标 Q8.8。角度量化误差不超过 0.18 度，对 3 位有效数字的像素值来说视觉上无感知。如果图像是 512x512，坐标整数部分要用 10 位，这时用 Q10.6 更划算：整数位管住寻址，小数位 6 位做插值权重也够用。
3. 把旋转器写进 RTL：Verilog 实现与流水线搭建
3.1 顶层模块拆分：坐标生成、查表、插值、读原图
一个大作业级的旋转器，顶层按数据流拆成四个模块就够用。坐标生成器负责枚举输出图像的行列坐标，把它们转成中心坐标系下的 tx、ty；旋转矩阵模块做定点乘法，算出原图坐标 sx、sy；存储控制模块根据 sx 的整数部分去读原图四个邻近像素；插值模块用 sx、sy 的小数部分算权重，输出最终像素值。
模块之间用 valid-ready 握手信号连接。不要靠固定延迟猜数据什么时候到，因为存储读端口有延迟，插值运算有流水线深度，信号错一个周期，图像边缘就会出现整行错位。用 valid 信号打拍是最稳妥的做法，代码可读性也好，答辩时讲数据流也清楚。
顶层例化时，把角度、中心坐标、图像宽高都做成寄存器输入。这样仿真时直接改寄存器值就能测不同角度，不用重新综合；如果后续要嵌入 SoC，也可以通过总线接口给这些寄存器赋值，实现软件控制硬件旋转。
3.2 坐标变换模块代码：定点乘法与流水线寄存器
这个小模块是整个设计的心脏，我直接给可用的 Verilog 代码。这里用 Q14 存三角函数，坐标用 Q8.8，图像中心坐标和输出坐标都是无符号整数。
// 旋转坐标变换模块：反向映射，流水线级 3 拍 module rot_coord #( parameter WIDTH = 256, parameter HEIGHT = 256 )( input clk, rst_n, input [15:0] center_x, center_y, input [15:0] cos_q14, sin_q14, // Q1.14 定点三角函数 input [15:0] out_x, out_y, // 输出图像坐标 input valid_in, output valid_out, output [17:0] src_x_q8, src_y_q8 // Q8.8 原图坐标 ); // 第 1 拍：平移到旋转中心，坐标变为有符号数 reg signed [17:0] tx, ty; always @(posedge clk) begin tx <= $signed({2'b00, out_x}) - $signed({2'b00, center_x}); ty <= $signed({2'b00, out_y}) - $signed({2'b00, center_y}); end // 第 2 拍：旋转矩阵乘法，乘积为 Q1.14 * Q8.8 = Q9.22 reg signed [31:0] mult_x1, mult_x2, mult_y1, mult_y2; always @(posedge clk) begin mult_x1 <= tx * $signed(cos_q14); mult_x2 <= ty * $signed(sin_q14); mult_y1 <= -tx * $signed(sin_q14); // 负号：反旋转方向 mult_y2 <= ty * $signed(cos_q14); end // 第 3 拍：合并乘积，右移还原，再平移回原图坐标系 reg valid_r; reg [17:0] src_x_q8, src_y_q8; always @(posedge clk) begin src_x_q8 <= ((mult_x1 + mult_x2) >>> 14) + (center_x << 8); src_y_q8 <= ((mult_y1 + mult_y2) >>> 14) + (center_y << 8); valid_r <= valid_in; end assign valid_out = valid_r; assign src_x_q8 = src_x_q8_r; assign src_y_q8 = src_y_q8_r; endmodule核心点是第 2 拍的乘法用有符号数，且注意 sin 项的符号：我们旋转矩阵里第二行第一列是负的，写成tx * sin_q14再取负，比直接存一个负数 sin 值要清晰，仿真排错时更容易看出来。右移用算术右移>>>，保证负坐标在除以 2 的幂时向负无穷取整——这是定点运算里最容易漏的细节。
valid 信号在第 3 拍输出，因为坐标计算打了 3 拍。如果你把 cos、sin 的输入也做成寄存器同步，那流水线深度不变；如果角度是组合逻辑直接给过来，就要多打一拍对齐。经验是：所有外部输入都先打一拍，避免组合逻辑跨模块传播，这个习惯能免掉很多时序问题。
3.3 双线性插值模块：边界判定与越界置灰
拿到 src_x_q8 和 src_y_q8 之后，高 8 位是整数地址，低 8 位是插值权重。插值要读四个点：P00 = (x_int, y_int)，P10 = (x_int+1, y_int)，P01 = (x_int, y_int+1)，P11 = (x_int+1, y_int+1)。四个点的权重由小数部分 fx、fy 决定：P00 权重是 (1-fx)(1-fy)，P10 是 fx(1-fy)，P01 是 (1-fx)fy，P11 是 fx fy。
// 双线性插值模块：4 个周期完成一次插值 module bilinear_interp #( parameter WIDTH = 256, parameter HEIGHT = 256 )( input clk, rst_n, input valid_in, input [17:0] src_x_q8, src_y_q8, output reg [7:0] pixel_out, output reg valid_out ); // 从 src 坐标拆分整数和小数 wire [9:0] x_int = src_x_q8[17:8]; wire [9:0] y_int = src_y_q8[17:8]; wire [7:0] x_frac = src_x_q8[7:0]; wire [7:0] y_frac = src_y_q8[7:0]; // 边界判定：整数部分必须在有效范围内，且 x_int+1 也必须合法 wire x_in = (x_int < WIDTH-1); wire y_in = (y_int < HEIGHT-1); wire in_bounds = x_in & y_in; // 读原图 4 个像素：这里用外部 RAM 接口，读出延迟 1 拍 wire [7:0] p00, p10, p01, p11; // TODO: 在这里例化你的像素 RAM 读取端口 // 插值权重计算：Q8 * Q8 = Q16 wire [15:0] w00 = (256 - x_frac) * (256 - y_frac); wire [15:0] w10 = x_frac * (256 - y_frac); wire [15:0] w01 = (256 - x_frac) * y_frac; wire [15:0] w11 = x_frac * y_frac; // 加权求和：Q8 像素值 * Q16 权重 = Q24，累加后右移 16 位 wire [23:0] acc = p00 * w00 + p10 * w10 + p01 * w01 + p11 * w11; always @(posedge clk) begin if (in_bounds) pixel_out <= acc >> 16; else pixel_out <= 8'd0; // 越界像素置黑 valid_out <= valid_in; end endmodule这个模块有两个隐含细节。第一，边界判定用的是 WIDTH-1 而不是 WIDTH，因为要保证 x_int+1 不越界读取，否则最后一个像素采样时会读到下一行第一个像素，产生一条竖纹。第二，越界像素置黑是简单做法，但答辩时老师会问「为什么旋转后四个角是黑的」，你可以回答「这是采样坐标落在原图外，置灰是标准策略，也可以用边缘扩展或镜像填充」，这比临场现想答案好得多。
权重计算用的乘法器是 DSP 资源，四个乘法 IP 或者直接用*符号让综合工具推断都行。如果 FPGA 的 DSP 数量紧张，改成移位近似：256-x_frac 和 256-y_frac 依然是 8 位乘法，没法省；但如果图像要求不高，可以把权重截成 4 位，乘数变小、资源降一半，代价是插值精度从 1/256 降到 1/16，视觉上基本看不出区别。这个 trade-off 是大作业里很加分的讨论点。
3.4 整帧缓存的存储分配：Block RAM 还是分布式 RAM
整帧原图存储是资源大头。256x256 的灰度图需要 64K 字节，用分布式 RAM 会消耗大量 LUTRAM，综合后布局布线压力很大；用 Block RAM 只需 8 个 8Kb BRAM 或等效配置，资源上轻松很多。综合工具通常会自动推断，但要注意生成 RAM 的代码风格：用reg [7:0] mem [0:WIDTH*HEIGHT-1]这种二维数组，配合时钟同步读写，工具就能识别成 BRAM。
如果是 RGB 彩色图，像素深度变成 24 位，存储需求直接乘 3，而且需要三个 RAM 端口并行读四邻域像素——一个双口 BRAM 不够用。这时候要么改用灰度图，要么把三通道分别存三块 RAM。大作业的时间预算内，强烈建议用灰度图：功能和效果完全够展示，省下来的时间足够把验证和时序做好。
读端口数据位宽还有一个小优化空间。如果 BRAM 位宽是 32 位，每次读两个相邻像素其实可以合并成一次读——把四个像素拼成一个 32 位字，读两次拿两行，能省一半读端口。代价是地址计算和字节选通变得繁琐。我的建议是：如果资源不紧张，就保持一像素一读的简单结构，先把功能跑通。
4. 大作业验收怎么过：仿真验证、角度参数与资源报告
4.1 用 Python 生成黄金向量：C 模型与 RTL 对拍
大作业最常见的翻车点不是 RTL 写不出来，而是「自己都不知道结果对不对」。所以验证里最重要的一步是：先用 Python 写一个和 RTL 完全同算法的参考模型，生成理想输出，再让 RTL 仿真输出跟它对拍。两个输出逐像素比对，误差小于某个阈值（一般取 1，即一个灰度级）就算通过。
import numpy as np from PIL import Image def rotate_golden(img, angle_deg, center): """与 RTL 同算法的反向映射 + 双线性插值参考模型""" h, w = img.shape theta = np.deg2rad(angle_deg) cos_t, sin_t = np.cos(theta), np.sin(theta) out = np.zeros((h, w), dtype=np.uint8) for oy in range(h): for ox in range(w): # 三步：平移到中心 -> 反向旋转 -> 平移回去 tx = ox - center[0] ty = oy - center[1] sx = tx * cos_t + ty * sin_t + center[0] sy = -tx * sin_t + ty * cos_t + center[1] # 边界判定与 RTL 保持一致 x_int = int(np.floor(sx)) y_int = int(np.floor(sy)) if x_int < 0 or x_int >= w-1 or y_int < 0 or y_int >= h-1: out[oy, ox] = 0 continue # 双线性插值 fx = sx - x_int fy = sy - y_int p00 = img[y_int, x_int] p10 = img[y_int, x_int+1] p01 = img[y_int+1, x_int] p11 = img[y_int+1, x_int+1] val = (p00*(1-fx)*(1-fy) + p10*fx*(1-fy) + p01*(1-fx)*fy + p11*fx*fy) out[oy, ox] = int(round(val)) return out这个 Python 脚本就是 RTL 的「影子模型」。仿真时把同样的输入图和角度分别喂给 Python 和 RTL，比对输出。注意比对时 RTL 的定点结果会引入量化误差，所以允许每个像素差 1 到 2 个灰度级，超过就说明 RTL 里有 bug。实际调项目时，我见过大半的 bug 都是 Pixel 坐标错位或者地址多读了一行，用误差图（两个结果做差显示成热力图）一眼就能定位问题区域。
建议把比对脚本直接打包进你的工程目录，答辩时当场跑一遍误差统计，比贴一张仿真波形图有说服力得多。
4.2 角度、中心点、图像尺寸三组参数怎么设置
三组参数中，角度最容易测出问题。建议按 0 度、15 度、45 度、90 度四个值分别跑验证：0 度必须完全无变化；90 度查表值是精确的 1 和 0，结果应该跟镜像一样清晰；45 度插值效果最明显，用来检查边缘质量；15 度是一个「不大不小」的角度，容易暴露定点量化误差。如果你的查表精度不够，15 度到 45 度的过渡区域会出现横纹，这个测试一跑就现原形。
中心点参数默认设成 (WIDTH/2, HEIGHT/2)。宽高都是偶数时，中心点刚好落在像素网格交点上，没有问题；宽高有一个是奇数时，中心点落在像素中间，需要把 center 坐标设为 (WIDTH-1)/2 的小数形式。很多代码直接把宽高整除 2，那旋转中心就偏了半个像素，虽然视觉上不明显，但较真的老师在数值测试里能查出来。
图像尺寸参数涉及存储深度和地址位宽。如果图像是 ROM 直接初始化的，尺寸在综合时定死；如果需要通过上位机或者串口动态传图，那宽高就要做成寄存器。大作业一般用 ROM 预置一张测试图就好，省掉 SRAM 写端口和时序握手，专心做旋转本身。
4.3 Vivado 综合资源报告怎么看：BRAM 数量和时序余量
综合完成后，看三个指标：BRAM 数量、DSP 或乘法器数量、以及时序约束是否收敛。BRAM 数量直接反映存储方案是否合理；如果 BRAM 数明显超过你预估的像素深度除 8Kb，多半是综合工具把你的数组推断成了多个小 RAM 而不是一个大 RAM，需要检查数组声明写法和地址总线位宽。乘法器数量对应插值模块的权重乘法，如果你看到乘法器数量是 8 个以上，通常是权重乘法没有被综合成 DSP，而是变成 LUT 乘法，说明代码风格还有优化空间。
时序收敛是大作业里最容易忽视的坑。插值模块的加权求和是一条很长的组合逻辑链：四个 24 位乘法再加三个 24 位加法，组合延迟可能超过 10ns，在 100MHz 时钟下必定违规。解决方法是拆流水线：把乘法和加法拆成两级，中间打一拍，代价是输出延迟变长一拍，但时序余量会从负变正。这个改动在答辩时讲出来，属于「知其然也知其所以然」的加分点。
如果时序还是收敛不了，优先检查角度寄存器到乘法器的路径是不是没有打拍。查表 ROM 输出直接进乘法器，跨了两级逻辑，路径往往会违规。在 ROM 输出后补一级寄存器是常规解法，面积代价极小，效果立竿见影。
5. 图像旋转 Verilog 实现的 5 个避坑记录
5.1 坐标错位：valid 信号与数据流没对齐
现象：仿真波形上像素值看起来是对的，但输出图像每隔一段距离就有一条斜向错位，整幅图像像被撕开过又重新拼上。
原因：坐标变换模块打了 3 拍，插值模块打了 2 拍，但顶层用固定延迟去采样输出，没有把 valid 信号跟着数据一起打拍。数据在不同路径上延迟不一致，导致后续模块在错误的周期采样到错误的坐标。这是流水线设计里最典型的「数据与有效信号失配」问题。
解决：把 valid_in 到 valid_out 做成一条和运算路径完全同步的移位寄存器链——每走过一级组合逻辑或一拍寄存器，valid 就跟着打一拍。所有模块只认 valid，不做任何时序假设。我自己的习惯是写一个打拍函数或者宏，保证数据和 valid 的拍数始终一致。
5.2 边缘黑框：越界处理不一致产生的锯齿
现象：旋转后边缘不是均匀的黑框，而是有的地方黑得彻底，有的地方出现半透明状虚影，甚至有一两根白色斜线。
原因：边界判定在不同模块里写了不一致的条件。比如坐标模块判定x_int <= WIDTH-1，但插值模块判定x_int < WIDTH，差一个像素的判定边界，导致最外圈像素有时被判为有效、有时被判为越界。更隐蔽的是，x_int和x_int+1两个地址分别越界时，只判了前者没判后者。
解决：把边界判定统一收敛到一个模块。我一般把判定条件写成x_int >= 0 && x_int < WIDTH-1 && y_int >= 0 && y_int < HEIGHT-1，含义是「四邻域的右下角像素也必须合法」，任何模块想读像素都先过同一套判定。检查方法也很简单：用 0 度和 90 度旋转做回归测试，这两个角度图像应该完全无瑕疵。
5.3 角度量化误差：查表位宽不够边缘飘
现象：用 45 度表测试时，图像主体看起来正常，但直线边缘有轻微波浪形弯曲，越靠近图像边缘越明显。
原因：角度查表只有 64 个点或者三角函数只存了 8 位。离旋转中心越远的像素，角度误差被坐标距离放大得越厉害。64 点表的角度步长接近 1.4 度，对边缘像素来说可能产生 1 到 2 个像素的位移，视觉上就是波浪。
解决：把查表点数提高到 512 或 1024，三角函数存 Q1.14 定点，角度步长降到 0.18 度以内。如果存储资源紧张，可以只存 0 到 90 度的表，其他象限通过对称变换映射，这样 1024 点表实际只占 256 个 entry，BRAM 开销很小。验证时用一个带直线条的测试图（比如棋盘格），旋转后观察直线是否依然笔直。
5.4 乘法输出位宽截断：结果发灰不发黑
现象：旋转后背景应该是纯黑的区域变成了灰色，灰阶值稳定在 5 到 15 左右，不是 0。
原因：定点乘法右移时用的是逻辑右移>>，负数右移变成了一个很大的正数，加上符号扩展问题，越界处理后本应置 0 的像素因为坐标运算有残留值。另外，插值权重累加后右移 16 位时，负数的舍入模式不同，也会导致结果偏大。
解决：所有右移运算统一用算术右移>>>，并且注意乘法操作数必须显式声明成signed。对插值结果，在做右移前先判断结果最高位是否为 1，如果 acc 是负数直接输出 0。一个更省心的做法是：把像素值和权重都声明为无符号数，权重计算只在正数域进行，这样整形截断的行为全部可预测。
5.5 仿真不收敛：组合环路和未初始化寄存器
现象：仿真一开始波形就是 X 态，或者跑一段时间后数据突然变成 X，复位信号拉高也不恢复。
原因：两个常见来源。一是组合逻辑里出现了环路，比如某个always@(*)块里把输出信号本身作为输入参与了计算；二是 register 在复位时没有赋初值，仿真器在时间 0 处读取的是 X，然后 X 一路传播。坐标变换模块里的除法或者取整逻辑写得不当，也容易产生意外的 latch 和环路。
解决：所有时序逻辑的复位分支必须给每个寄存器赋 0 或已知值。组合逻辑块要检查赋值路径里是否引用了自己。另外，建议统一使用同步复位并确保复位信号的建立时间满足约束。排查 X 态时用仿真器的xpropagation设置跑一遍，它会明确标出 X 态是从哪个寄存器起源的。大作业阶段很少有人查这个，但查到一次就能省一个通宵。
6. 小角度近似的技巧：绕开查表，实时旋转省一半资源
最后说一个非常实用的进阶技巧：当旋转角度不超过 15 度时，根本不需要三角函数查表。因为小角度下 cosθ ≈ 1 - θ²/2，sinθ ≈ θ，逆变换公式可以近似写成：
sx = tx + ty·θ - tx·θ²/2 + cx
sy = -tx·θ + ty - ty·θ²/2 + cy
整理成固定系数：sx ≈ tx + ty·θ' - tx·k，sy ≈ ty - tx·θ' - ty·k，其中 θ' = sinθ 近似值，k = (1-cosθ) 近似值。θ' 和 k 都是小常数，用两个乘法器就能完成旋转矩阵运算，查表 ROM 直接省掉。我一般直接存 θ' 和 k 的 Q14 定点值，由软件算好写入寄存器，Verilog 里只剩乘法累加，代码干净很多。
这套近似的误差边界大概是：15 度以内像素偏移误差不超过 0.05 个像素，视觉完全无感；超过 20 度后边缘开始发虚，就该切回完整查表方案。实践中可以把两种模式共存：角度寄存器做一个比较器，小于 15 度走近似通路，大于 15 度走查表通路，两者共用一个插值模块。这样既省资源，又保质量，答辩时讲「自适应旋转精度控制」也很有亮点。
如果还想更进一步，可以做成实时连续旋转：用两块 BRAM 做帧缓冲乒乓切换，旋转参数每个 VSync 周期更新一次，就能看到图像在屏幕上不停转动。到这里，一个小而全的「Verilog 图像旋转系统」才算真正做完。我刚接触这块时也走过弯路，最深的教训是：先写参考模型、再做 RTL、最后才考虑优化，顺序颠倒就会在排错上反复折腾。按这个顺序走，希望帮你少踩一些我已经踩过的坑。
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