简介：这套随书光盘资料对应史治国编著、浙江大学出版社出版的《基于Xilinx FPGA的OFDM通信系统基带设计》，面向通信工程与FPGA方向的师生、工程师，解决OFDM基带算法在FPGA上落地的工程实现问题。资源以Xilinx ISE工程形式组织，围绕OFDM基带收发链路提供FFT、RAM/ROM、BRAM等IP核配置与例化文件，并附工程备份与恢复文件，可直接打开工程查看综合结果、仿真波形与模块连接。压缩包共227个文件，涵盖vhd/VHDL源码、v/Verilog源码、xco核生成配置、veo/vho例化模板、asy原理图符号、edn/ngc网表及mif存储器初始化文件，全部资料仅4.59MB。目前已有1322人学习下载，适合对照教材快速搭建OFDM基带验证环境、逐模块理解FPGA实现细节的读者。
1. 从空口仿真到FPGA落地的落差：OFDM基带为什么是块硬骨头
把OFDM基带从浮点仿真搬到Xilinx FPGA，属于典型的“代码看着小、工程翻倍大”：MATLAB里十几行IFFT就能出来的波形，换成FPGA实现要拆成映射、IFFT、加CP、加窗四道工序，还要把AXI-Stream时序、定点位宽、FFT IP配置一并理顺才能跑通。这套基于Xilinx FPGA的OFDM基带设计代码，正是围绕这条链路做出来的完整工程，覆盖QAM映射、导频插入、IFFT/FFT、循环前缀、帧同步、频偏估计、信道估计与均衡，从发送到接收全基带形成闭环。适合正在做无线收发信机项目、或者用FPGA做通信系统课程设计的人直接拿到手上改参数、跑仿真、落板级验证。它最省时间的点在于：不需要再从算法文献里自己重建代码，拿到手就能看清楚每一级数据通路的位宽变化和接口时序，改参数也有明确的落点。
2. 先定参数再写代码：FFT点数、CP长度与定点位宽的工程权衡
OFDM的实现工作量看上去集中在IFFT和FFT这两个IP上，实际上整个工程的骨架是参数设计。FFT点数、循环前缀长度、有效子载波个数、导频密度、定点位宽，这五个数一旦定错，后面所有模块的地址生成、FIFO深度、缩放因子都要跟着返工，而且返工通常要跨三四个文件一起改。所以拿到这套OFDM基带代码后，第一件事不是急着看RTL，而是先把参数层面对齐。
2.1 FFT点数、CP长度与子载波间隔的“三角关系”
工程默认配置是FFT点数256、CP长度64、系统采样率20MHz，映射方式QPSK/16QAM可切换。这样算下来子载波间隔是20MHz/256＝78.125kHz，OFDM符号体时长12.8us，CP时长3.2us，一个完整OFDM符号16us。这个组合在硬件实现上属于比较舒服的一档：256点FFT的资源占用不大，CP较长，对多径时延的容忍度够，而且20MHz采样率下的时钟频率对中低端Xilinx器件没有压力。
| 参数 | 默认值 | 可调范围 | 选择理由 |
|---|---|---|---|
| FFT点数 | 256 | 64 / 128 / 512 | 点数越大频谱越细，但IFFT延迟与LUT/BRAM占用同步上升 |
| CP长度 | 64 | 16 / 32 / 128 | 必须大于信道最大时延扩展，工程上留1.5倍裕量 |
| 有效子载波 | 200 | 192 / 208 | 两侧留空子载波做频谱保护，保证带外泄漏可控 |
| 系统采样率 | 20MHz | 10MHz / 40MHz | 由AD/DA与FPGA时钟域共同决定 |
| 调制方式 | 16QAM | QPSK / 64QAM | 频谱效率与解调门限的折中 |
这里容易犯的第一个错是把CP长度当成纯通信参数，只按算法仿真去选。但CP在FPGA实现里直接影响RAM与FIFO的深度，CP＝16和CP＝64，CP插入模块的地址状态机完全不同。我一般会让算法同事给出信道时延扩展的实测或仿真包络，CP至少留出1.5倍裕量，再去看资源表决定是否可行。
有效子载波个数也要提前定死。FFT是256点，但并不是256个子载波全拿来传数据，直流子载波和边缘子载波通常置零，这套代码里默认有效子载波200个，其余56个置零。置零子载波在发送端IFFT之前就要把对应位置填0，在接收端做信道估计时也要跳过这些位置，否则均衡器会在零载波处算出异常大的增益。
2.2 数据通路定点化：从浮点模型到FPGA位宽缩减
OFDM基带的定点化是整个工程里最容易被低估的环节。浮点仿真里信噪比做到25dB很轻松，定点化之后不做任何其他改动，误码率地面就可能抬高3到5个dB。这套代码在数据通路上采用逐级定点策略，每一级都有明确的位宽定义，不是一把梭到底。
发送端数据通路：比特流进入QAM映射后，I/Q各输出16bit定点数；16bit数据进入IFFT，FFT IP内部按块浮点或缩放调度处理，输出仍保持16bit；加CP时按16bit原样搬运；加窗时乘窗系数后截位到16bit。接收端数据通路：AD数据先按16bit进入同步模块，同步完成后数据仍保持16bit；FFT输出后为了给信道估计留精度，提高到18bit；均衡做完再截回16bit给解映射。
在写RTL之前，先用定点模型扫一遍位宽是一个成本极低的动作。用MATLAB定点对象仿一下不同位宽下的EVM，基本半小时就能看到趋势。
% 定点量化估计：分别看 12/14/16/18 bit 下的 EVM for wl = [12 14 16 18] xq = fi(x_src, 1, wl, wl-3); % 1bit符号 + wl-3bit小数 y = double(xq); evm = sqrt(mean(abs(y - x_ref).^2) / mean(abs(x_ref).^2)); fprintf('WL=%2d, EVM=%.2f%%\n', wl, evm*100); end这段代码里fi(x_src, 1, wl, wl-3)表示有符号定点数，总位宽wl，小数位wl-3，整数位3。I/Q信号幅度集中在±1/√2附近，留3bit整数位是为了容纳QAM映射后的峰值和IFFT叠加带来的瞬时增长。如果EVM要求低于2%，通常wl至少要到14bit，工程里保留到16bit是合理的余量。块浮点和缩放调度只能保证不溢出，不能保证小数位宽足够，这个账一定要在定点模型里先算清。
2.3 帧结构设计：训练序列、导频与数据符号的摆放
FFT和CP只是OFDM的物理承载，真正的协议语义在帧结构里。这套代码的帧结构按“短训练序列+长训练序列+数据符号”组织，一个数据帧由2个短训练OFDM符号、2个长训练OFDM符号和若干数据OFDM符号组成。短训练符号用重复短序列做帧检测和粗频偏估计，长训练符号做信道估计和精频偏估计，数据符号按固定间隔插入导频子载波做残余相位跟踪。
| 段 | 符号数 | 用途 | 接收端处理 |
|---|---|---|---|
| 短训练序列 | 2 | 帧检测、粗同步、AGC | 延迟自相关峰值 |
| 长训练序列 | 2 | 信道估计、精频偏 | LS估计每个子载波信道 |
| 数据符号 | N | 有效载荷 | 均衡、解映射、解码 |
训练序列的取值直接决定同步性能，代码里生成的是频域等幅序列，时域上具备良好的自相关特性。这里有一个重要细节：长训练序列的频域值是后面信道估计的参考，它的幅度归一化必须和QAM映射的幅度基准一致。如果在仿真里把训练序列幅度设成和16QAM星座点幅度不同，接收端估计出来的信道响应会恒偏差一个比例因子，均衡后星座图整体缩放，严重时直接判错象限。
帧结构在RTL里的具体体现是发送端一个“符号计数器”和一个“子载波计数器”。符号计数器决定当前是短训练、长训练还是数据符号，子载波计数器决定当前子载波是数据、导频还是置零。这两个计数器是整个发射基带的调度核心，后续CP插入、加窗、上变频全都跟着它走。
3. 发射基带落地：QAM映射、FFT IP、循环前缀与加窗
发射链路是OFDM里最直观的部分，但每个模块都有隐藏约束。这一章按数据流顺序拆开讲，每个环节给出可参考的实现方式。
3.1 QAM映射与导频插入：用查找表实现比特到IQ的转换
QAM映射在FPGA里最常见的做法是查表。4bit输入映射成16QAM的I/Q符号，把星座点的实数虚数值预先算好，写成一个case语句。这套代码里16QAM映射采用格雷码排列，相邻星座点只有1bit差异，解调误码性能更好。
// 16QAM 映射：din[3:0] -> I/Q 各16bit // 星座点按格雷码排列，幅度按 ±1, ±3 归一化到 1/sqrt(10) reg signed [15:0] map_i, map_q; always @(*) begin case (din[3:0]) 4'b0000: begin map_i = -3; map_q = 3; end 4'b0001: begin map_i = -1; map_q = 3; end 4'b0011: begin map_i = 1; map_q = 3; end 4'b0010: begin map_i = 3; map_q = 3; end 4'b0110: begin map_i = 3; map_q = 1; end 4'b0111: begin map_i = 1; map_q = 1; end 4'b0101: begin map_i = -1; map_q = 1; end 4'b0100: begin map_i = -3; map_q = 1; end 4'b1100: begin map_i = -3; map_q = -1; end 4'b1101: begin map_i = -1; map_q = -1; end 4'b1111: begin map_i = 1; map_q = -1; end 4'b1110: begin map_i = 3; map_q = -1; end 4'b1010: begin map_i = 3; map_q = -3; end 4'b1011: begin map_i = 1; map_q = -3; end 4'b1001: begin map_i = -1; map_q = -3; end 4'b1000: begin map_i = -3; map_q = -3; end default: begin map_i = 1; map_q = 1; end endcase end assign dout_i = map_i <<< 13; // 左移13bit，落到16bit定点范围 assign dout_q = map_q <<< 13;这段代码里的map_i和map_q先按整数±1、±3存放，输出时统一左移13bit，等效成带3bit整数位、13bit小数的定点格式。这样处理的好处是训练序列和导频符号可以共用同一套位宽基准，后续进IFFT之前不需要再做一次幅度对齐。
导频插入和QAM映射是同一个模块里的事。每个OFDM符号的频域向量里，200个有效子载波按位置分成三类：数据子载波、导频子载波、置零子载波。代码里用一个ROM存放子载波属性表，每个子载波周期读一次表，根据属性决定当前周期输出数据符号、导频符号还是0。导频符号的取值采用伪随机序列加扰，避免所有符号的导频相位固定，减少频谱上的周期性杂散。
3.2 Xilinx FFT IP：AXI-Stream接口与缩放配置
IFFT在发射机里用的是Xilinx FFT IP，配置成逆变换模式。这个IP的接口是AXI-Stream，控制通道和数据通道分离，工程里最容易搞混的是s_axis_config_tdata的位定义和缩放调度。不同配置下的位段不同，必须在IP配置界面里确认当前例化使用的是哪种调度方式，再去查对应的数据手册位段。
xfft_0 u_fft ( .aclk(axi_aclk), .s_axis_config_tdata(fft_cfg_tdata), .s_axis_config_tvalid(fft_cfg_tvalid), .s_axis_config_tready(fft_cfg_tready), .s_axis_data_tdata(fft_in_tdata), .s_axis_data_tvalid(fft_in_tvalid), .s_axis_data_tready(fft_in_tready), .s_axis_data_tlast(fft_in_tlast), .m_axis_data_tdata(fft_out_tdata), .m_axis_data_tvalid(fft_out_tvalid), .m_axis_data_tlast(fft_out_tlast), .event_frame_started(evt_fs), .event_tlast_unexpected(evt_tlast_unexp), .event_tlast_missing(evt_tlast_miss) );例化里两个event信号务必要看：event_tlast_unexpected表示收到了非预期帧结束标志，event_tlast_missing表示数据长度不满足IP要求。调试时如果星座图乱掉，先抓这两个信号，能排除掉一大半接口时序问题。
缩放配置是FFT IP最容易踩坑的地方。如果选的是缩放调度（Scaled），s_axis_config_tdata需要按周期配置每一级的缩放因子。常见做法是发射端直接配置成全1，让IP每级不做截位，输出位宽按输入位宽加growth处理，之后再做一次统一右移。这个方式的缺点是输出位宽会变大，但优点是每一级的信噪比损失可控，而且在仿真和板级之间不会出现缩放不一致的玄学问题。接收端FFT则不同，接收端输入数据动态范围大，通常用块浮点模式避免溢出告警。
tlast信号必须准确表达一个OFDM符号的结束。256点IFFT，从数据开始到结束，tlast要在第256个数据周期拉高一次。如果tlast提前或延后，IP会报event_tlast_unexpected或event_tlast_missing，而FFT输出数据的帧边界也会错位，后面CP模块拿到的符号边界全是歪的。
3.3 循环前缀与加窗：双口RAM的读写调度
加CP的本质是把IFFT输出尾部的64个点复制到符号头部。FPGA里的标准做法是用一个双口RAM，写入侧按256点顺序写入，读出侧先读地址64到255，再读地址0到63，拼成一个320点的完整OFDM符号。
// CP插入：写入256点，读出时先读尾部64点，再读全部256点 reg [7:0] wr_addr, rd_addr; reg wr_en, rd_en; always @(posedge clk) begin if (wr_start) begin wr_en <= 1; rd_en <= 0; end else if (wr_addr == 8'd255) begin wr_en <= 0; rd_en <= 1; rd_addr <= 8'd64; // 从地址64开始读，输出CP部分 end else if (rd_addr == 8'd255) begin rd_addr <= 8'd0; // 读完64~255后，回到0继续读 end else if (rd_addr == 8'd63) begin rd_en <= 0; // 读完0~63，整个符号输出结束 end else if (wr_start) begin // 下一符号开始，写地址清零 end end这段逻辑的要点是读地址走过“64→255→0→63”两段，中间不能有气泡。如果读地址切换时插入了一个等待周期，OFDM符号的时域波形就会出现一个毛刺，频谱上表现为子载波间干扰，误码率会明显变差。为了消除读切换气泡，工程里通常让RAM读端口一直有效，地址连续切换，读出的无效数据用输出使能信号屏蔽。
加窗是发射链路的最后一道处理，目的是抑制OFDM符号切换时的频谱旁瓣。窗函数通常用升余弦窗，只对符号边缘的少量样点加权。工程里默认只处理CP与符号主体的过渡段，窗长16个点，窗系数存ROM，在CP读出阶段把对应地址的样点乘窗系数再输出。加窗会破坏CP的循环特性，发射端加窗后接收端通常不再额外处理，代价是轻微降低有效信噪比，但频谱泄漏能压下去不少。
4. 接收端基带处理：帧同步、频偏估计与信道均衡
接收端是整个OFDM系统真正考验工程能力的地方。发射端的每个模块都有明确输入输出，接收端则要把被信道损伤过的时域信号先找出来、掰正了，再送进FFT。同步做不好，后面全白搭。
4.1 帧同步：延迟自相关与能量归一化的峰值检测
帧同步用的是短训练序列的周期性。接收端对输入信号做延迟自相关，延迟长度等于短训练符号的重复周期。当滑动窗口对准短训练序列时，自相关幅值出现明显峰值，这个峰值就是帧起始位置的粗估计。
// 延迟自相关：c = sum x(n) * conj(x(n-D)) // 能量：p = sum |x(n-D)|^2 // 判定条件：|c|^2 > threshold^2 * p^2 wire signed [15:0] x_i, x_q; // 当前样点 wire signed [15:0] xd_i, xd_q; // 延迟D个样点的值 reg signed [31:0] acc_c_i, acc_c_q; // 相关累加器 reg signed [31:0] acc_p; // 能量累加器 always @(posedge clk) begin if (clr) begin acc_c_i <= 0; acc_c_q <= 0; acc_p <= 0; end else begin // 复数乘法 x * conj(x(n-D)) acc_c_i <= acc_c_i + (x_i*xd_i + x_q*xd_q); acc_c_q <= acc_c_q + (x_q*xd_i - x_i*xd_q); acc_p <= acc_p + (xd_i*xd_i + xd_q*xd_q); end end这段代码里的累加器没有做滑窗减法，实际工程里要改成滑动累加，每进来一个新样点，加上当前乘积、减去窗口最老的乘积。否则累加值会随时间无限增大，峰值检测完全失效。延迟D的长度要与短训练序列的重复周期严格一致，D不对，相关峰直接消失。
判定阈值也很有讲究。阈值设太大，帧头检测不到，整个数据帧丢失；阈值设太小，噪声尖峰被误判成帧头，后续频偏估计和FFT全部错位。工程里常用|c|^2与p^2的比值做归一化，这样阈值和输入信号幅度无关。AGO控制还没收敛时输入幅度可能波动很大，归一化处理能让帧检测在AGC建立前就稳定工作。
4.2 频偏估计：利用重复训练符号计算相位
帧同步完成后，紧接着是载波频偏估计。短训练序列的重复特性让相邻两个重复段之间产生一个与频偏成正比的固定相位差。测量这个相位差，除以符号周期，就是频偏值。
频偏估计的FPGA实现分三步：延迟相关、相位提取、频偏换算。延迟相关和帧同步里的结构相似，但延迟长度取的是短训练序列的重复周期。相位提取用CORDIC IP的反正切模式，从I/Q累加值里算出相位角。频偏换算是一个乘法，把相位角除以2π乘以符号周期。
% MATLAB参考模型：用相邻短训练符号的相位差估计频偏 phase_diff = angle(mean(r(1:N).*conj(r(N+1:2*N)))); freq_offset_est = phase_diff / (2*pi*N) * fs;这里有一个精度取舍：粗频偏估计的估计范围取决于短训练序列的重复周期，周期越短，估计范围越大，但精度越低。这套代码里粗频偏估计覆盖±40kHz范围，残余频偏由长训练序列做二次精估计。如果频偏超过粗估计范围，估计出来的频偏会折返，误码率会非常难看。工程里要对照晶振精度和载波频率做一遍预算，确保粗估计范围覆盖最大可能的频偏。
精频偏估计在频域做。对长训练序列做FFT后，用导频子载波的相位差进一步修正频偏值。精估计的范围小，但精度高，能让残余频偏压到几十Hz以内。两级频偏估计的结果合并成一个控制字，反馈给数控振荡器做时域校正。
4.3 信道估计与均衡：LS估计与除法器排布
信道估计采用的是LS估计，本质上是把接收频域信号除以发送端已知的训练序列频域值。工程里，发送端长训练序列的频域值预先存ROM，接收FFT完成后，对每个有效子载波做一次复数除法，得到该子载波的信道响应。
// LS信道估计：H(k) = Y(k) / X(k) // 对每个有效子载波执行复除法 wire [17:0] y_i, y_q; // 接收频域IQ wire [17:0] x_i, x_q; // 本地训练序列IQ wire [17:0] h_i, h_q; // 信道估计结果 // 复数除法：H = Y * conj(X) / |X|^2 // 先算分子：Y * conj(X) // 再算分母：|X|^2，查倒数表或调用除法器复数除法在FPGA里不能直接做，标准做法是分子乘以分母的共轭，再除以分母模平方。分母模平方是个实数，可以查倒数表近似，也可以用Xilinx除法器IP做精确除法。工程里有效子载波数200个，除法器IP的延迟约32个时钟周期，为避免均衡环节成为流水线瓶颈，通常用两套除法器并行处理，把200个子载波的除法分摊到两个时钟周期内完成。
信道均衡用追零均衡，即每个接收子载波除以对应信道估计值。追零均衡在信道深衰落处会放大噪声，这是OFDM系统里常见的“噪声增强”现象。工程上如果信道条件差，会在除法结果上做一个噪声门限限制，当信道幅度低于某个门限时，不再放大该子载波，而是直接置零。这个门限要反复调，设太大高频子载波全部丢失，设太小深衰落处的噪声又会被放大。
均衡后的频域数据要经过解映射恢复出比特。16QAM解映射查判决表，把落在不同象限的IQ值判决成对应4bit。解映射之前还要做一次相位校正，因为残余频偏和采样钟偏移会在星座图上表现为一个整体旋转，导频子载波可以持续跟踪这个旋转角，逐符号校正。
5. 避坑排查：OFDM基带落地五个高频坑的解决路径
代码可以一次写完，板级调试却要反反复复。OFDM基带在FPGA上跑不通，大部分原因不是算法错了，而是接口时序、位宽、握手这些工程细节没对齐。下面五个坑是按出现频率排的，每个都按“现象→原因→解决”说清。
5.1 坑1：FFT IP帧间隔不足，吞吐悄悄掉一半
现象：仿真里单帧数据正确，但连续传多帧时吞吐明显下降，板级抓ILA发现FFT IP的tready经常拉低，输入侧数据在等握手，发射链路整体吞吐只有设计值的一半左右。
原因：FFT IP不是流水线无停顿的，每帧处理有固定延迟，符号间隔小于IP处理周期时，tready会周期性地拉低反压。发射端上游模块如果只按帧周期产生数据，不考虑反压，数据会在输入侧堆积。
解决：输入侧加一个AXI-Stream FIFO吸收反压。FIFO深度至少能容纳一个OFDM符号的数据量，这样上游模块不用知道FFT IP内部状态，只按自己的节奏写FIFO，FFT IP按自己的节奏读FIFO，两者解耦。调度上还要把符号间隔设置成“FFT处理周期＋若干空周期”，在帧状态机里留出余量。
5.2 坑2：定点位宽不够，误码率高得查不出原因
现象：发射和接收都调通了，星座图也正常，但BER曲线比理论值差4到5个dB，且高信噪比下没有明显收敛趋势。
原因：数据通路中间某个节点位宽被截得太狠。常见位置是FFT输出截位、信道均衡前IQ位宽不足、训练序列和业务数据的幅度基准不一致。如果定点仿真和RTL位宽设置不一致，这个误差在仿真里根本看不出来。
解决：在定点模型里逐级打印EVM，找出损失最大的那一级。工程里FFT输出建议保留18bit，信道均衡前不要低于18bit，解映射前截到16bit。训练序列的幅度归一化要和QAM映射的定点格式完全一致，差一个bit左移量，均衡后星座图就会整体缩小或放大。
5.3 坑3：CP插入时FIFO读写速率不匹配，符号边界错位
现象：时域波形看单符号没问题，连续符号在边界处有毛刺，频谱上出现明显的子载波干扰分量，接收端星座图发散。
原因：CP插入模块的写时钟和读时钟如果不同步，写使能与读使能重叠时，双口RAM的读写冲突会产生不确定数据。即使共用一个时钟，读写地址在边界切换时如果插入了气泡周期，也会导致CP和主体数据拼接处出现重复或遗漏。
解决：CP插入和IFFT输出共用一个时钟域，不要跨时钟。读地址切换用状态机严格按“64→255→0→63”走，保证读端口连续使能，输出数据流没有间隔。写地址和读地址分别用两个计数器，用写完成信号触发读开始，不要在同一个计数器里混着控制读写。
5.4 坑4：AXI-Stream握手没有背压处理，链路完全卡死
现象：帧同步模块能抓到帧头，但FFT输出一直没有数据，或者数据断断续续，ILA抓tready发现长期为低，上游仍在拉高tvalid但数据没有被取走。
原因：AXI-Stream协议要求数据在tvalid和tready同时为高时才有效。上游模块如果只拉tvalid不管tready，或者下游模块拉低tready时上游继续更替数据，就会造成数据丢失或锁死。
解决：所有AXI-Stream接口统一遵守“valid拉高时必须保持数据，直到ready拉高”的规则。如果上游模块本身没有这个能力，在接口处加一个寄存器级或FIFO做缓冲。排查时先看方向：数据卡住时，是tvalid为高tready为低，还是tvalid为低tready为高，两个方向的处理方法完全不同。
5.5 坑5：仿真与FPGA缩放因子不一致，星座图整体缩放
现象：用仿真数据对比FPGA实测数据，发现同一组比特解出来的星座点位置完全正确，但幅度整体差了一个2的幂次倍数，软判决解映射时判决边界恰好不对，误码率异常。
原因：FFT IP在缩放调度模式下，每一级蝶形运算的缩放因子会被IP内部自动应用，输出数据的幅度和理论IFFT结果差一个缩放倍数。仿真模型如果不模拟这个缩放，参照基准就不一致。
解决：统计FFT IP配置里所有级缩放因子的和，在输出端补一个等量的左移。或者在仿真模型里同样模拟缩放调度，让仿真与FPGA的幅度基准一致后再做对比。改的时候注意缩放因子是逐帧配置的，不要只在第一帧配完就不管了。
6. 把验证闭环搬到FPGA：BIST误码率与ILA星座图检查
仿真通过只是一个起点，真正让人放心的是板级闭环验证。OFDM基带系统可以自己构成一个完整的数字回环：发射基带产生的数据经过一个模拟信道模型，再进入接收基带，最后和原始发送比特对比，算出误码率。这套回环完全在FPGA内部完成，不需要射频前端，就能把基带部分的问题全部暴露出来。
做法是在发射端加一个固定的伪随机序列发生器，作为数据源。接收端解映射后，用相同的伪随机序列做同步和比对，统计错误比特数。这个BIST模块可以做得非常轻量：一个LFSR生成发送比特，一个计数器统计接收端比对不上的比特数，再用一个ILA或者简单的UART把误码率读出来。测试时可以在回环中间插入不同强度的定点噪声或衰减，就能观察到BER随信道条件变化的曲线。
定点噪声插入的方法是在发射基带输出和接收基带输入之间加一个加法器，加上一个高斯白噪声序列。噪声序列可以预存ROM，也可以用一个简单的LFSR配合中心极限定理近似生成高斯分布。这个环节的价值在于，它能复现定点模型里看到的BER曲线，如果FPGA实测和仿真趋势不一致，说明某个模块的定点行为没有建模准确。
星座图检查用ILA抓均衡后的IQ数据就能做。把均衡输出接一组ILA探针，抓取一定数量的频域IQ样本，导出后在PC端画散点图，就能直观看到均衡效果。这里注意ILA采样深度要够，至少抓一个完整OFDM符号的有效子载波数，也就是200个点以上。只抓三五十个点看不出星座图分布特征，误码率趋势也判断不了。
还有一个值得养成的习惯：每次改完参数后，都强制走一遍“定点模型→RTL仿真→板级BIST”的三段验证。定点模型确认参数数学上可行，RTL仿真确认接口时序正确，板级BIST确认实际硬件行为一致。三段里任何一处出现差异，都说明有未对齐的实现细节，而不是急着改下一处。OFDM基带的难点恰恰在于模块之间的边界问题，边界对齐了，剩下的事情都是时间问题。用这套代码把三段流程完整走一遍，你对OFDM基带的理解会比单独看十篇算法文章扎实得多。希望这五个避坑点能帮你少走几轮板级调试的弯路。
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