简介：这是一套面向FPGA与数字图像处理学习者的完整工程实践资料，围绕OV7670 CMOS摄像头、SDRAM缓存与VGA显示构建实时视频采集与显示链路，并集成中值滤波算法改善画质。项目覆盖IIC寄存器配置、SDRAM控制器读写、VGA时序驱动以及灰度图像去噪等关键环节，适合已具备Verilog或VHDL基础、希望深入理解FPGA图像处理系统架构的开发者与在校学生参考。压缩包共576个文件，约11.74MB，以cdb、hdb等Quartus工程数据库文件为主，配合v、vhd源码、tdf与qip工程配置、dat与mif初始化数据、rpt报告及txt说明文档，完整保留了综合、布局布线与仿真流程痕迹。目前已有397人学习下载。通过研究该工程，读者可掌握摄像头数据流到SDRAM再到VGA显示的完整通路设计，理解中值滤波在FPGA上的实现思路，并借鉴SDRAM多端口控制与跨时钟域处理的工程经验，为自建图像采集与显示系统提供可复用的参考框架。
1. OV7670 + SDRAM + VGA：一条被低估的实时图像链路
很多人第一次接触图像采集，都是从 OV7670 这颗摄像头模组开始的。它便宜、资料多、时序相对规整，但真正把它跑成一条「摄像头采集 → SDRAM 缓存 → VGA 实时显示」的完整链路，翻车的人远比想象中多。原因不在某一块，而在三块拼在一起时的时序配合：OV7670 输出的是连续像素流，VGA 扫描是另一套独立的时序，两者频率不同、节拍不同，中间必须靠一块 SDRAM 做缓冲，否则屏幕上要么撕裂，要么花屏，要么干脆一片黑。
这套方案解决的核心问题就一个：让摄像头看到的画面，稳定地出现在 VGA 显示器上，不依赖任何上位机、不依赖操作系统，纯硬件逻辑跑通。它适合正在学 FPGA 图像处理、想搞懂跨时钟域数据搬运、或者需要一个低成本实时显示验证平台的从业者。下面我按自己实际调通的顺序，把选型、时序、缓存、显示和踩坑一条条讲清楚。
2. 三块硬件的角色分工与时钟账怎么算
2.1 OV7670 输出的是什么，别被「摄像头」三个字骗了
OV7670 不是那种「给个命令就吐一帧图」的器件。它上电后需要配置寄存器，配置完就按自己的节奏持续输出像素：PCLK 是像素时钟，VSYNC 是帧同步，HREF 是行有效，D0~D7 是 8 位并行数据。它默认输出 RGB565，一个像素两个字节，分两次在 PCLK 上升沿给出高字节和低字节。
关键点在于：OV7670 的 PCLK 频率由内部 PLL 和寄存器决定，常见配置下大约在 12MHz 到 24MHz 之间。这个时钟和 VGA 的像素时钟（25.175MHz 或 25MHz）不是同源，也不是整数倍关系。所以你不能把 OV7670 的 PCLK 直接当 VGA 时钟用，必须做跨时钟域处理。
我一般会先把 OV7670 配成 QVGA（320×240）输出，RGB565，这样一帧数据量是 320×240×2 = 153600 字节，约 150KB。这个量级对 SDRAM 来说很轻松，但对 FPGA 内部 RAM 来说就偏大了，所以外挂 SDRAM 是合理选择。
2.2 SDRAM 为什么是这块板子的核心，而不是可选件
有人会问：能不能用 FPGA 内部 Block RAM 做缓存？可以，但容量不够。一块常见的中低端 FPGA，内部 RAM 也就几十到一百多 KB，存一帧 QVGA RGB565 刚好卡在边缘，存两帧做乒乓就完全不够。而 SDRAM 便宜、容量大，一颗 16MB 的 SDRAM 能存上百帧 QVGA 数据，做双缓冲甚至多缓冲都绰绰有余。
但 SDRAM 的麻烦在于它是动态存储，需要定期刷新，而且读写命令、行激活、列地址、预充电这一套时序必须严格按手册来。你不能像读写 SRAM 那样直接给地址就出数据。所以中间必须有一个 SDRAM 控制器，把「我要写这个地址」翻译成 SDRAM 能听懂的命令序列。
常见做法是：写侧用 OV7670 的 PCLK 驱动，读侧用 VGA 的像素时钟驱动，两边通过 SDRAM 控制器做异步 FIFO 加仲裁。这样摄像头写它的，VGA 读它的，互不阻塞。
2.3 时钟账：三个时钟域怎么划分
这套系统里至少有三个时钟域：
| 时钟域 | 来源 | 典型频率 | 用途 |
|---|---|---|---|
| 摄像头域 | OV7670 PCLK | 12~24MHz | 采集像素、写 SDRAM |
| SDRAM 域 | 外部晶振经 PLL | 100MHz | SDRAM 控制器主时钟 |
| VGA 域 | 外部晶振经 PLL | 25.175MHz | 读出像素、生成行场同步 |
三个时钟之间都要做跨时钟域处理。摄像头域到 SDRAM 域用异步 FIFO，SDRAM 域到 VGA 域也用异步 FIFO。FIFO 的深度不用太大，16 到 32 深就够了，因为 SDRAM 的读写带宽远高于摄像头和 VGA 的需求。
注意：异步 FIFO 的读写指针比较一定要用格雷码，否则多比特跨时钟域会出亚稳态，表现就是偶尔花屏、偶尔丢行，这种玄学问题最难查。
3. 从 OV7670 到 SDRAM：采集与写入的落地步骤
3.1 OV7670 寄存器配置：SCCB 写序列
OV7670 通过 SCCB 总线配置，SCCB 和 I2C 很像，但细节有差异。下面是一段典型的初始化写序列，用 Verilog 任务封装：
// SCCB 写一个寄存器 task sccb_write; input [7:0] reg_addr; input [7:0] reg_data; begin sccb_start(); sccb_send_byte(8'h42); // 器件写地址 sccb_check_ack(); sccb_send_byte(reg_addr); // 寄存器地址 sccb_check_ack(); sccb_send_byte(reg_data); // 寄存器数据 sccb_check_ack(); sccb_stop(); end endtask // 关键寄存器配置片段 initial begin sccb_write(8'h12, 8'h80); // 复位所有寄存器 #1000; sccb_write(8'h12, 8'h00); // 解除复位 sccb_write(8'h0C, 8'h00); // 关闭缩放 sccb_write(8'h3E, 8'h00); // 关闭 PLL sccb_write(8'h40, 8'hD0); // 设置 RGB565 输出 sccb_write(8'h12, 8'h14); // QVGA 格式 sccb_write(8'h11, 8'h80); // 时钟分频，PCLK 约 12MHz sccb_write(8'h0D, 8'h40); // 开启 PLL sccb_write(8'h13, 8'hC0); // 开启自动增益 end这段代码的逻辑是：先软复位，再逐项配置输出格式、分辨率、时钟和增益。参数说明上，0x12写0x14表示 QVGA，写0x00表示 VGA；0x40写0xD0表示 RGB565，写0x10表示 YUV。PCLK 频率由0x11的分频值和0x0D的 PLL 倍频共同决定，实际调的时候先用示波器量 PCLK，确认在 12~24MHz 之间再往下走。
3.2 采集状态机：VSYNC、HREF、PCLK 三者怎么配合
OV7670 的时序是：VSYNC 下降沿表示一帧开始，之后 HREF 拉高表示一行有效，HREF 高电平期间每个 PCLK 上升沿输出一个字节。RGB565 一个像素两个字节，所以每两个 PCLK 组成一个像素。
采集状态机我一般写成三段式：
// 采集状态机核心逻辑 always @(posedge pclk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; wr_en <= 0; end else begin case (state) IDLE: begin if (!vsync) state <= FRAME_WAIT; // 检测到帧同步 end FRAME_WAIT: begin if (href) state <= LINE_CAPTURE; // 行有效开始 end LINE_CAPTURE: begin if (href) begin byte_cnt <= byte_cnt + 1; if (byte_cnt[0]) begin // 第二个字节，拼成 16 位像素 pixel_data <= {first_byte, d_in}; wr_en <= 1; end else begin first_byte <= d_in; wr_en <= 0; end end else begin state <= FRAME_WAIT; byte_cnt <= 0; end end endcase end end逻辑说明：IDLE 等 VSYNC 下降沿，FRAME_WAIT 等 HREF 拉高，LINE_CAPTURE 在 HREF 高期间按字节计数，奇数字节暂存，偶数字节拼成 16 位像素并拉高写使能。参数上，byte_cnt[0]用来区分高低字节，这个写法比用模 2 计数器更省资源。写使能只持续一个 PCLK 周期，后面接异步 FIFO 的写端口。
3.3 写入 SDRAM：地址怎么算、突发怎么设
SDRAM 写入用突发模式效率最高。常见做法是：异步 FIFO 攒够一定数量（比如 16 个像素）后，SDRAM 控制器发起一次突发写。地址计算上，QVGA 一帧 320×240，每个像素 2 字节，所以一行 640 字节，一帧 153600 字节。
// SDRAM 写地址生成 always @(posedge sdram_clk) begin if (frame_start) begin wr_addr_base <= 0; // 第一帧从 0 开始 end if (burst_done) begin wr_addr <= wr_addr_base + pixel_cnt * 2; end end参数说明：wr_addr_base用来做双缓冲切换，第一帧写 0 地址，第二帧写 153600 地址，第三帧再回 0，这样 VGA 读的时候不会读到正在写的帧。突发长度一般设 8 或 16，太长会占满总线影响读侧，太短则效率低。我一般设 8，配合 100MHz 的 SDRAM 时钟，写带宽足够。
4. 从 SDRAM 到 VGA：读出与显示的落地步骤
4.1 VGA 时序生成：行场同步的参数怎么定
VGA 显示 QVGA 分辨率，需要把 320×240 的画面放大到 640×480 或直接居中显示。我一般用 640×480@60Hz，像素时钟 25.175MHz，行同步和场同步参数如下：
| 参数 | 行（像素） | 场（行） |
|---|---|---|
| 有效区 | 640 | 480 |
| 前肩 | 16 | 10 |
| 同步脉冲 | 96 | 2 |
| 后肩 | 48 | 33 |
| 总计 | 800 | 525 |
行同步和场同步都是低电平有效。生成逻辑就是一个计数器，数到有效区就输出像素，数到同步区就拉低同步信号。
// 行场同步生成 always @(posedge vga_clk) begin if (h_cnt < 800) h_cnt <= h_cnt + 1; else begin h_cnt <= 0; if (v_cnt < 525) v_cnt <= v_cnt + 1; else v_cnt <= 0; end end assign hsync = (h_cnt >= 640+16 && h_cnt < 640+16+96) ? 0 : 1; assign vsync = (v_cnt >= 480+10 && v_cnt < 480+10+2) ? 0 : 1; assign de = (h_cnt < 640 && v_cnt < 480) ? 1 : 0;参数说明：de是数据有效信号，只有它为高时，RGB 输出才被显示器采样。行计数 800、场计数 525 是 640×480@60Hz 的标准值，改分辨率时这几个数都要重算。
4.2 读出 SDRAM：读地址怎么和 VGA 扫描对齐
VGA 扫描到第 x 行第 y 列时，需要从 SDRAM 里读出对应像素。但 QVGA 是 320×240，VGA 是 640×480，所以要做 2 倍放大：VGA 的 (x, y) 对应 QVGA 的 (x/2, y/2)。
// 读地址计算 always @(posedge vga_clk) begin if (de) begin qvga_x <= h_cnt >> 1; // 除以 2 qvga_y <= v_cnt >> 1; rd_addr <= rd_addr_base + (qvga_y * 320 + qvga_x) * 2; end end逻辑说明：h_cnt >> 1和v_cnt >> 1实现 2 倍放大，每个 QVGA 像素在 VGA 上显示成 2×2 的块。rd_addr_base和写侧的wr_addr_base相反，写第一帧时读第二帧，写第二帧时读第一帧，这就是双缓冲。
参数上，320是 QVGA 行像素数，*2是因为每个像素 2 字节。如果改成 VGA 分辨率采集，这里就是640和*2，但 SDRAM 容量要够。
4.3 双缓冲切换：什么时候切、怎么保证不撕裂
双缓冲的核心是：写侧写满一帧后，发一个切换信号，读侧从下一帧开始读新地址。切换时机必须在帧消隐期，否则会撕裂。
// 双缓冲切换 always @(posedge vsync) begin if (frame_written) begin buf_sel <= ~buf_sel; // 切换缓冲 frame_written <= 0; end end assign wr_addr_base = buf_sel ? 153600 : 0; assign rd_addr_base = buf_sel ? 0 : 153600;逻辑说明：vsync下降沿时判断上一帧是否写完，写完就切换buf_sel。wr_addr_base和rd_addr_base始终相反，保证读的不是正在写的。参数上，153600是一帧 QVGA RGB565 的字节数，改分辨率时这个值要重算。
注意：切换信号一定要同步到读侧时钟域再使用，否则读侧可能采到亚稳态，表现就是切换瞬间闪一下或者花几行。
5. 避坑与排查：这套链路最容易翻车的五个地方
5.1 现象：屏幕全黑，但摄像头和 SDRAM 都在跑
原因：VGA 的 DE 信号极性搞反了，或者行场同步的极性不对。有些显示器要求同步信号高有效，有些要求低有效，OV7670 和 VGA 的默认极性不一定一致。
解决：先用示波器量 hsync 和 vsync，确认在有效区之外有正确的脉冲。如果显示器不支持自动识别，手动改极性再试。DE 信号如果反了，像素数据会被当成消隐区丢掉。
5.2 现象：画面撕裂，上下半屏内容不一致
原因：双缓冲切换时机不对，在帧中间切了。或者读写地址基址算错，读侧读到了正在写的区域。
解决：切换信号必须锁在 vsync 消隐期，而且要用读侧时钟同步一次。地址基址用参数化写法，别手算，容易错一个字节就整体偏移。
5.3 现象：画面有规律的花屏，每隔几行出现噪点
原因：SDRAM 刷新和读写冲突。SDRAM 需要定期刷新，如果读写请求太密集，刷新被推迟，数据就会丢。
解决：在 SDRAM 控制器里给刷新请求最高优先级，读写请求做仲裁。如果还是花，降低突发长度，给刷新留更多窗口。另外检查 SDRAM 时钟是否稳定，100MHz 下布线不好也会导致偶发错误。
5.4 现象：颜色不对，偏红或偏绿
原因：RGB565 的高低字节顺序搞反了。OV7670 先输出高字节，再输出低字节，如果拼接时顺序反了，颜色就错。
解决：在采集状态机里确认{first_byte, d_in}的顺序。如果颜色整体偏，检查 RGB565 到 VGA 的映射，R 在高 5 位、G 在中间 6 位、B 在低 5 位，别接错。
5.5 现象：画面能显示但帧率很低，明显卡顿
原因：SDRAM 读写带宽不够，或者 FIFO 深度太小导致频繁等待。
解决：算一下带宽账。QVGA RGB565 一帧 150KB，60fps 就是 9MB/s，SDRAM 100MHz 下带宽远大于此，所以瓶颈一般在仲裁逻辑。把读写请求做成突发，减少命令开销。FIFO 深度加到 32 或 64，让突发更连续。
6. 进阶技巧：用参数化写法让这套链路能换分辨率
这套链路调通之后，最值钱的地方不是「能显示」，而是「能换分辨率」。我后来把采集、缓存、显示三部分的参数全部抽出来，做成一个参数化模块，改几个数字就能从 QVGA 切到 VGA，或者从 RGB565 切到灰度。
// 参数化配置 parameter H_ACTIVE = 640; // 行有效像素 parameter V_ACTIVE = 480; // 场有效行 parameter PIXEL_BYTES = 2; // 每像素字节数 parameter BUF_DEPTH = 153600; // 一帧字节数 // 地址计算自动适配 assign frame_size = H_ACTIVE * V_ACTIVE * PIXEL_BYTES; assign wr_addr_base = buf_sel ? frame_size : 0; assign rd_addr_base = buf_sel ? 0 : frame_size;这样改分辨率时，只需要改H_ACTIVE、V_ACTIVE和PIXEL_BYTES，地址和缓冲切换逻辑自动跟着变。我一般还会加一个缩放因子参数，让 QVGA 源在 VGA 屏上按整数倍放大，避免插值带来的额外逻辑。
验证方法上，我习惯先用一个固定的测试图案（比如彩条）写入 SDRAM，不接摄像头，直接看 VGA 显示是否正常。彩条对了，说明 SDRAM 读写和 VGA 时序没问题；再接摄像头，如果花屏，问题就在采集侧。这种分段验证能省很多时间，别一上来就全链路联调，出了问题根本不知道是哪一段。
血泪经验是：SDRAM 的引脚分配一定要按手册来，特别是时钟和片选，走线等长、远离干扰源。我见过因为 SDRAM 时钟走线太长导致偶发丢数据的，查了两天才发现是布线问题。另外，异步 FIFO 的格雷码转换别忘了，这个后悔药不好吃。
希望帮到你。
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