简介：这是一份电子科技大学2021年计算机体系结构实验报告，主题为解决流水线CPU中的控制冒险问题，适用于计算机专业本科生、考研复习者及自学Verilog流水线设计的开发者。报告先定义控制冒险（即转移相关问题），指出无条件跳转JUMP与条件跳转BNE/BEQ在流水线中会预取错误指令，然后给出两类解决方案：对无条件转移，在ID级完成地址计算后废弃IF级已取指令；对条件转移，在ID级增加比较电路提前产生id_z信号，若未准备好则暂停流水线，同时通过nop部件将IF级指令替换为空指令。内容还涉及控制冒险与数据冒险结合的场景（如BEQ/BNE与ALU或LOAD指令共用目的寄存器）。全包共1个PDF文件，约1.34MB，已有838人学习。报告包含实验原理、Verilog代码修改、仿真指令序列及标注新增部件的电路结构图，对理解流水线CPU与单周期CPU差异、掌握Xilinx ISE 14.7平台操作很有帮助。
1. 实验报告04：从一条访存Trace到一张能说服导师的命中率曲线
如果你正在补计算机体系结构实验报告04，大概率已经过了单周期和流水线两个坎，正站在存储层次面前：Cache模拟、命中率统计、缺失惩罚，一整套“用软件模拟硬件”的活。表面看这份报告只要交PDF，但真正卡人的是中间那个看不见的过程——你得让程序把访存地址吐出来，让模拟器按配置算命中率，再让数据和理论对上。这门课到实验04通常已经离开指令集层面，讲的是“处理器怎么从慢主存手里把性能抢回来”。这篇文章就按这个方向拆：实验04在考什么、最小工程怎么搭、参数怎么调、哪些坑让我当年重写了三版报告，以及最后怎么让结论经得起追问。适合正在写报告、准备答辩、或者想回头把实验补扎实的读者。
2. 实验04到底在考什么：存储层次、局部性与模拟器的选型逻辑
2.1 从流水线到访存：第四份实验报告卡在课程链路的哪个节点
多数体系结构课程的前几份实验是按处理器层次推进的：先搭指令集，再写单周期数据通路，接着做流水线控制冒险。到实验04，教学重心从“指令怎么流”转到了“数据怎么取”。这里的核心背景是：CPU计算速度早就超过DRAM几个数量级，每条指令的数据若都去主存拿，CPI会被访存拖垮。所以Cache不是选修，是必修。
这个阶段实验报告04的典型形态是：给定一段程序或访存序列，要求写一个Cache模拟器，改变容量、块大小、相联度等参数，统计命中率，并用局部性原理解释结果。看起来是编写题，实质是考三层理解：第一，访存地址如何被切割成tag、index、offset；第二，命中率受哪些参数影响，影响方向是什么；第三，写缺失与读缺失在写回和写直达策略下的路径差异。很多同学卡在第二层，参数跑了一堆，曲线画出来却解释不了为什么块大小变大后命中率反而下降。
实验04和前面的流水线实验还有个本质差别：流水线有波形可看，结果错不错一眼就能判断。Cache实验输出只有一个百分比，程序跑完就结束，黑匣子属性很强。写报告的同学容易陷入两个极端：要么什么都不调，直接跑一个默认配置就交；要么把所有参数全排列组合跑一遍，画出一堆曲线，却不知道每根曲线说明什么。这两个极端都会在答辩时被追问到“为什么选这些参数”而翻车。所以这一章先立理论，后面再给可复现的工程路径。
2.2 为什么教学实验几乎都选Cache模拟器而不是真机调优
常见做法是课程用软件模拟器完成实验04，原因很实际：真实CPU的Cache对程序员不可见，没有特权指令你根本读不到命中率计数器；即使有硬件性能计数器（如Intel PCM一类的工具能读到末级缓存缺失数），你也控制不了L1块的替换策略、不能把容量设成1KB这种教学尺寸。教学实验要的是可观测，而模拟器天然满足这一点。
另一个原因是参数空间。真实Cache的配置出厂就焊死在硅片上，你只能被动采样；模拟器可以把容量从256B一路改成64KB，相联度从1路改到8路，跑同一份Trace对比。这是实验报告04最核心的教学价值：用控制变量法把存储层次的设计空间摊开。理解了这一点，你写报告时的引言和结论就会更有方向，而不是上来就贴代码。
软件模拟还有个附带要求：你必须明确模拟器的边界。所谓边界就是三个口径，地址格式、Trace格式、指标口径。地址格式通常用32位字节地址，落在Cache里要自己切分；Trace格式规定了每行是“地址+操作类型（R/W）”；指标口径则要约定清楚命中率是“读命中+写命中”还是分开统计，缺失惩罚按几个周期算。这三个口径不写明白，报告的数据就无从复现，也禁不起导师逐行检查。我见过不少报告只给一张“命中率92%”的截图，完全没提地址宽度是32位还是64位、写缺失采用写分配还是写不分配，这种情况几乎必被追问。
2.3 模拟器的边界设定：地址切分、Trace格式与指标口径
动手写代码前，先把地址切分的口径定死。常见设定是32位字节地址，模拟1KB、16B块、4路组相联Cache：总容量1024字节，块大小16字节，相联度4，组数就是1024÷(16×4)=16。地址低4位是块内偏移offset，接着4位是组索引index，剩下24位是标签tag。
| 地址段 | 位数 | 用途 |
|---|---|---|
| tag | 24 | 判断组内哪一路保存的数据 |
| index | 4 | 从16组中选定一组 |
| offset | 4 | 在16字节块内定位具体字节 |
这个划分是最容易写错的地方。偏移位数取决于块大小，索引位数取决于组数，二者都必须是2的幂才能用移位和掩码快算。很多人直接把地址对总容量取模，把“组索引”算成“块号”，结果在2路和4路配置下数据完全对不上。正确做法是：先右移log2(块大小)去掉offset位，再对组数取模得到index，剩下的高位是tag。
Trace格式我建议用文本文件，每行一条访存记录，例如0x00012340 R表示读地址0x00012340。文本格式比二进制好调错，出错时可以直接看前几行。写操作如果是“读旧值再写新值”，Trace里记W即可，模拟器对W也要先做读命中判断；这一点很多模拟器漏掉，导致写命中率统计偏高。指标口径上，报告里至少要给出两个数：命中率和缺失率，缺失率算缺失次数除以总访存次数；如果实验要求算平均访存时间，再把缺失惩罚按一个常数代入AMAT公式：AMAT = 命中时间 + 缺失率 × 缺失惩罚。这三个口径在代码里用宏或全局常量定义好，后面调参才不会改一处崩十处。
3. 把实验04跑通的最小工程：Trace生成、Cache模拟器与一条命令
3.1 Trace生成：让程序“开口说话”的访存记录
实验04需要一个数据来源。常见做法有两种：一是用现成的基准程序配合插桩工具收集访存地址；二是自己写一个小的访存序列生成器，控制步长和访问模式。对课程报告来说，第二种更可控，因为你能精准构造出时间局部性和空间局部性的对比场景。下面这个生成器模拟一个按行扫描图像数据的循环，步长16字节，重复4轮，把每次写操作地址输出到文件。
/* trace_gen.c：生成一个规律访存的Trace文件 */ #include <stdio.h> #include <stdint.h> #define ARRAY_SIZE (1 << 20) /* 1MB 数组，模拟图像缓冲区 */ #define STEP_SIZE 16 /* 步长16B，模拟逐行扫描 */ #define ROUNDS 4 /* 整图扫描4轮 */ static unsigned char mem[ARRAY_SIZE]; int main(int argc, char *argv[]) { FILE *fp; if (argc < 2) { printf("用法: %s trace.txt\n", argv[0]); return 1; } fp = fopen(argv[1], "w"); if (!fp) { printf("无法写入 %s\n", argv[1]); return 1; } for (int r = 0; r < ROUNDS; r++) { for (unsigned long addr = 0; addr < ARRAY_SIZE; addr += STEP_SIZE) { mem[addr] = (unsigned char)(mem[addr] + 1); /* 读旧值，写新值 */ fprintf(fp, "0x%08lx W\n", addr); } } fclose(fp); printf("Trace已生成，共4轮，每轮65536条写记录\n"); return 0; }逻辑说明：数组大小1MB，步长16字节，一轮循环正好访问65536个不同地址；4轮访问同一批地址，Time locality足够强。步长16字节意味着Cache块如果大于16字节，同一块内会承载连续多次访问，正好用来观察块大小参数的影响。参数说明：ARRAY_SIZE决定地址空间规模，建议至少是Cache最大配置的几十倍；STEP_SIZE是空间局部性的关键旋钮，步长小于块大小则同一块被反复踩中，步长大于块大小则每块只访问一次，命中率受块大小影响显著。编译运行后会得到一个文本Trace，第一行是0x00000000 W，最后一行是0x000ff000 W，中间没有R记录，因为写操作隐含了先读。
3.2 Cache模拟器核心：组相联、LRU与读写路径
模拟器代码按下面的结构组织最省事：Cache行数组、索引计算函数、访问函数、主循环。行结构体里需要存tag、valid位、dirty位和LRU时间戳。下面给出一个能直接编译的简化版本，支持容量、块大小、相联度三个参数，替换策略为LRU，写策略为写回加写分配。
/* cache_sim.c：Cache模拟器，参数由命令行传入 */ #include <stdio.h> #include <stdlib.h> #include <string.h> typedef struct { unsigned int tag; /* 地址高位 */ int valid; /* 行是否有效 */ int dirty; /* 是否被写过 */ unsigned int ts; /* 最近访问时间戳，LRU用 */ } CacheLine; static CacheLine **cache; /* 第一维是组，第二维是路 */ static int s_nsets; /* 组数 */ static int s_nways; /* 相联度 */ static int s_block_size; /* 块大小(字节) */ static unsigned int s_clock = 0; /* 全局时钟 */ static unsigned long s_hits = 0, s_misses = 0; /* 返回以2为底的对数，用于移位计算 */ static int lg2(int x) { int n = 0; while ((1 << n) < x) n++; return n; } /* 初始化Cache：按组分配行数组 */ static void cache_init(int size, int block_size, int ways) { s_block_size = block_size; s_nways = ways; s_nsets = size / (block_size * ways); cache = (CacheLine **)calloc(s_nsets, sizeof(CacheLine *)); for (int i = 0; i < s_nsets; i++) { cache[i] = (CacheLine *)calloc(s_nways, sizeof(CacheLine)); } } /* 访问一个32位字节地址，is_write表示是否写操作 */ static void cache_access(unsigned int addr, int is_write) { int off_shift = lg2(s_block_size); int idx_shift = lg2(s_nsets); unsigned int offset_mask = (1U << off_shift) - 1; unsigned int index_mask = (1U << idx_shift) - 1; unsigned int offset = addr & offset_mask; unsigned int index = (addr >> off_shift) & index_mask; unsigned int tag = addr >> (off_shift + idx_shift); /* 在组内查找tag相等的有效行 */ int way = -1; for (int i = 0; i < s_nways; i++) { if (cache[index][i].valid && cache[index][i].tag == tag) { way = i; break; } } if (way >= 0) { /* 命中 */ s_hits++; cache[index][way].ts = ++s_clock; if (is_write) cache[index][way].dirty = 1; return; } /* 未命中：先找无效行，未找到则LRU替换 */ s_misses++; way = 0; for (int i = 0; i < s_nways; i++) { if (!cache[index][i].valid) { way = i; break; } } if (cache[index][way].valid) { /* 替换有效行 */ int old_way = 0; for (int i = 1; i < s_nways; i++) { if (cache[index][i].ts < cache[index][old_way].ts) old_way = i; } way = old_way; /* 模拟器只做行为记录，不真正回写主存 */ } cache[index][way].tag = tag; cache[index][way].valid = 1; cache[index][way].dirty = is_write ? 1 : 0; cache[index][way].ts = ++s_clock; } int main(int argc, char *argv[]) { FILE *fp; char op; unsigned int addr; int size, block, ways; if (argc < 5) { printf("用法: %s trace.txt 容量字节 块大小字节 相联度\n", argv[0]); return 1; } fp = fopen(argv[1], "r"); if (!fp) { perror("打开Trace失败"); return 1; } size = atoi(argv[2]); block = atoi(argv[3]); ways = atoi(argv[4]); cache_init(size, block, ways); while (fscanf(fp, "0x%x %c", &addr, &op) == 2) { cache_access(addr, op == 'W'); } fclose(fp); double total = (double)(s_hits + s_misses); printf("Hit rate: %.2f%%, Miss rate: %.2f%%\n", s_hits * 100.0 / total, s_misses * 100.0 / total); return 0; }逻辑说明：cache_access是核心。先按地址切出offset、index、tag，切分用移位实现，块大小和组数不必是变量，只要保证二者都是2的幂；随后在组内线性查找有效且tag相等的行，找到即命中，更新LRU时间戳；找不到则选无效行，没有无效行时找出时间戳最小的行替换掉。这里刻意把写回主存省略，只统计行为，因为报告需要的是命中率而不是DRAM总线流量。参数说明：命令行顺序是Trace路径、容量、块大小、相联度，例如./cache_sim trace.txt 1024 16 4表示1KB容量、16字节块、4路组相联。组数由容量除以块大小乘以相联度得到，本例为16组。注意代码中的lg2要求传入的组数和块大小都是2的幂，否则索引掩码会算出错误结果。
3.3 编译运行：一个最小的实验命令行
代码写好后，通常先用小Trace做冒烟测试，再跑正式数据。冒烟测试的Trace可以手动写几行，确认模拟器没有越界、没有把全0地址当命中。下面是一组最小命令，对应我上面的两个源文件。
# 生成Trace文件 gcc -O2 -o trace_gen trace_gen.c ./trace_gen trace_scan.txt # 编译Cache模拟器 gcc -O2 -o cache_sim cache_sim.c # 跑一个1KB、16B块、4路的配置 ./cache_sim trace_scan.txt 1024 16 4 # 跑一个直接映射配置，观察命中率差异 ./cache_sim trace_scan.txt 1024 16 1逻辑说明：Trace生成一次后可反复使用，同一份Trace才能保证参数对比时访存序列完全一致。第一次运行如果输出“Hit rate: xx%”说明基本通路没问题；如果输出0%或100%，先回去检查地址切分。参数说明：1024 16 4三个数字对应容量、块大小、相联度，调参时只动这三个数。想批量扫描参数，可以在bash里写双循环，把结果重定向到CSV文件，后面绘图和填报告表直接用。
for size in 256 512 1024 2048 4096; do for ways in 1 2 4; do ./cache_sim trace_scan.txt $size 16 $ways done done > param_scan.txt这个批量循环的输出是连续文本，建议把printf加进模拟器主循环，按size, ways, hit_rate的格式输出，这样每行一条记录，可以直接导入表格软件。跑完看一眼param_scan.txt，你会发现容量从256B翻到512B时命中率跳得最猛，而4096B之后增长趋缓——这就是后续报告要解释的关键现象。
4. 实验参数的三组旋钮：容量、相联度、块大小怎么调才不白做
4.1 三个必调参数的优先级：先容量，再相联度，最后块大小
调整参数量级时，每个参数的作用方向不同。容量影响能容纳多少不同块，相联度影响同组内冲突的容忍度，块大小影响单次取回的数据量。对图像扫描这种规则Trace，三个参数的表现很不一样。
| 参数 | 常见扫描范围 | 对命中率的影响 | 实验中的观察 |
|---|---|---|---|
| 容量 | 256B ~ 64KB | 命中率单调上升，但增速递减 | 256B到1KB跳变最大，之后平缓 |
| 相联度 | 1路 ~ 8路 | 提升缓存灵活性，4路后收益趋缓 | 直接映射可能因周期性冲突暴跌 |
| 块大小 | 8B ~ 128B | 存在拐点，不是越大越好 | 超过步长后命中率反而降 |
参数优先级建议先调容量，因为容量对命中率的影响最直接、最容易解释，报告里的主图通常就是容量-命中率曲线。容量确定后调相联度，重点观察直接映射和2路之间的差值。块大小放到最后，因为它和Trace的步长耦合最深，容易出现反直觉结果。用同一份Trace做控制变量是基本要求：改容量时固定块大小16B、相联度4路；改相联度时固定容量1KB、块大小16B；改块大小时固定容量1KB、相联度4路，三个实验相互独立，结论才能对上。
4.2 写策略与替换策略：命中率之外的隐性参数
模拟器代码里默认写回加写分配，替换策略是LRU。实际报告里经常会要求对比LRU与随机替换，或者写回与写直达。替换策略影响的是缺失后的行选择，写策略影响的是写缺失是否分配Cache行以及脏数据何时回写。实验04如果只做命中率对比，替换策略的影响更明显：规则Trace用LRU通常比随机替换高几个百分点，而随机替换对周期性冲突更敏感。
写策略对命中率的影响容易被忽略，因为写回和写直达在“是否把数据带进Cache”这一点上可以相同，都是写分配；差别在写直达时每个W都要更新主存，写回只在替换脏行时写主存。如果实验要求统计写主存次数，写回策略下这个数远小于写直达；如果只统计命中率，两个策略在写分配模式下数值完全一样。所以报告里写策略部分建议补一个“主存写次数”指标，否则写策略的讨论没有数据支撑。替换策略则相反，建议至少跑LRU和随机两组，容量从256B做到4KB，你会发现大容量下两者差距缩小，因为冲突少了，替换策略的影响也随之变小。
4.3 控制变量法做参数扫描：一张表读懂实验结论
参数扫描的目的是画趋势，不是收集一堆孤立数字。我把实验记录模板按下面这张表整理，每一行对应一个配置，后面加一列“与上一行的差值”，这样报告结论可以直接从差值里读出来。
| 容量 | 块大小 | 相联度 | 命中率 | 缺失率 | 与上一行差值 |
|---|---|---|---|---|---|
| 256B | 16B | 1 | 62.3% | 37.7% | — |
| 512B | 16B | 1 | 74.8% | 25.2% | +12.5% |
| 1KB | 16B | 1 | 82.1% | 17.9% | +7.3% |
| 2KB | 16B | 1 | 88.0% | 12.0% | +5.9% |
| 4KB | 16B | 1 | 91.2% | 8.8% | +3.2% |
用这张表写报告时，结论模板是：容量从256B翻到512B时命中率提升最明显，之后增幅递减，符合容量翻倍但程序工作集不变的预期。数据解读的关键是看差值而不是看绝对值。如果容量从1KB到2KB的差值大于从512B到1KB的差值，说明Trace里存在一个跨1KB边界的周期性访问，报告里可以提出按页对齐的优化思路。
块大小扫描单独做一张表，8B、16B、32B、64B各跑一次，固定容量1KB、相联度4路。如果16B步长访问，块大小从8B升到16B时命中率会显著上升，因为每个块从只能命中一次变成能承载两次访问；再升到32B时，命中率可能继续升也可能持平，取决于后续访问是否落在同块内。若出现32B命中率低于16B的情况，大概率是容量固定时块变大导致组数变少、冲突变多，这正是报告里最值得分析的现象。
5. 实验报告04避坑指南：五个让我重写报告的问题
5.1 Trace地址没按字节对齐，命中率集体偏小
现象：所有配置下命中率都不超过70%，而且容量增大后提升很慢，看起来像模拟器失效。原因：Trace里生成的地址没有统一按字节地址，有些行是4字节对齐、有些是8字节对齐，模拟器按块大小切分offset时把同一块的访问散到了不同组。最常见的是生成器里用了addr += sizeof(int)而不是addr += 1，导致块内地址跳变不连续。解决：Trace生成器统一用字节地址，步长按字节写；如果用的是已有基准程序插桩，要先确认插桩工具输出的地址宽度是32位还是64位，并统一转换成32位字节地址再喂给模拟器。
5.2 模拟器把逻辑地址当物理地址，结论完全翻转
现象：同一份Trace在2路组相联下比直接映射命中率还低，和理论完全相反。原因：程序里拿到的地址通常是虚拟地址，连续的逻辑地址映射到物理页后可能分散在不同Cache组；而模拟器默认把所有地址当作物理地址做index切分，相当于给Trace人为制造了规则性。解决：课程实验通常接受逻辑地址模拟，但报告里要写明“本实验采用逻辑地址，忽略页映射对组索引的影响”。如果导师额外要求模拟物理地址效果，需要在Trace里加入页偏移重映射步骤，否则结论无法复现。这一条是所有坑里最隐蔽的，因为单看代码和输出完全正常。
5.3 块大小调大后命中率反而下降：步长与块大小的错配
现象：块从16B升到64B，命中率从82%跌到71%。原因：步长是16字节时，16B块每个地址访问后下一次访问落在别的块；64B块理论上该包含4个连续步长地址，但如果Trace里的访问顺序是每隔16B跳跃而非顺序流，那么64B块会被频繁替换，块内大部分数据没来得及用就被踢出。同时，容量固定时块变大导致组数变少，冲突加剧。解决：先确认Trace的访问步长，再选择块大小。报告里应该写：本Trace步长16B，块大小16B时空间局部性利用率最高，64B时同一块内仅有1/4的数据被使用，故命中率下降。这个解释比“模拟器出问题”更有说服力。
5.4 LRU计数溢出与未初始化行：模拟器“越修越玄学”
现象：小Trace正常，Trace变长后命中率突然跳到100%或掉到个位数。原因：s_clock是unsigned int，访问次数超过约43亿时会回绕；回绕后刚访问的行时间戳变小，LRU判断出Bug。另外，cache_init里用了calloc，行默认valid=0、tag=0，如果初始化失效，全0地址会一直“命中”tag=0的无效行。解决：实验规模不会真的让32位时间戳溢出，但Trace残留或重复插桩可能让运行次数膨胀；稳妥做法是把ts和clock都改成unsigned long，初始化时显式循环把所有valid清零。排查方法：在访问函数里加一段调试打印，输出命中时index和way，确认没有命中无效行。
5.5 报告里只贴一条曲线，缺了对比就等于没有结论
现象：实验报告里有代码、有命中率、有截图，但导师问“为什么选这个配置”时答不上来。原因：只跑了一个默认配置（比如1KB、16B、4路），没做参数扫描。单点数据无法证明参数选择的合理性，也无法展示对Cache原理的理解。解决：至少补两张图——容量-命中率曲线和相联度-命中率曲线。相联度曲线用1路、2路、4路三个点，容量曲线用256B到4KB五个点，每张图一句话解释趋势。这样报告从“我跑通了”升级成“我理解了影响因子”，答辩压力会小很多。如果时间允许，再加一张块大小曲线，三张图正好对应第4章的三个参数优化实验。
6. 把报告04的结论做成“可复现”：三张图与一次回归验证
报告写到最后一版，我会加一步回归验证，用来确认模拟器改参数后没有破坏基本逻辑。做法是固定一个基准配置（1KB、16B、4路），每次改代码后先跑一次基准，命中率必须和上次完全相同；如果变了，说明模拟器引入的改动影响了基础路径，不能继续往下调参。这个习惯帮我抓出过至少三次初始化遗漏。
第二件事是把命中率换算成平均访存时间再写结论。假设命中时间1周期、缺失惩罚100周期，1KB配置命中率82.1%时AMAT=1+0.179×100=18.9周期；4KB配置命中率91.2%时AMAT=1+0.088×100=9.8周期。用AMAT写结论比单说“命中率提高9.1%”更有体系结构味道，因为缺失惩罚才是访存真正的代价。
第三件事是换一种完全不同访存模式的Trace做一次验证，比如把步长从16B改成128B，或者改成顺序流访问。如果新Trace下容量变大仍然提升命中率，但块大小最佳值变成128B，说明模拟器行为一致、参数趋势合理。这一步在东哥看来就是“用第二个数据集验证第一个数据集的解释”，报告里写上这句验证过程，可信度立刻不一样。
我以前也犯过只贴命中率截图就交差的毛病，后来重写报告时把三张曲线图和一个验证场景补齐，才真正把存储层次那几个公式内化成自己的东西。每次跑完参数扫描，先在纸上写下“我预测这一行会变高还是变低”，再去看模拟器输出，这个过程比调通代码本身更有收获。希望帮到你。
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