简介：这是一套基于 Quartus 原理图设计方法实现的 FPGA 电子琴程序工程包，面向数字电路课程设计、FPGA 入门学习者以及电子音乐合成爱好者。工程以原理图输入方式，完整展现了音符频率生成器、定时计数器、控制器、DA 转换接口、乐曲存储等核心模块的搭建思路，并配有模块封装与总线连线，可直接在 Quartus 中完成编译、仿真与下载验证。压缩包共包含 413 个文件，大小约 5.42MB，其中 bdf/bsf 为原理图源文件，qsf/qpf 为工程配置，mif 保存音符频率查找表，vwf 为仿真波形，sof 为下载比特流，另有 rpt/htm 编译报告与 readme 说明，覆盖从设计输入到硬件验证的完整流程。已有 1044 人学习下载。工程内含完整原理图模块、音阶编码表及实验记录，打开工程可复现电子琴发声与乐曲播放效果，也可修改数据或连线来扩展音域，是理解 FPGA 数字逻辑与音频控制结合的实用参考。
1. Quartus 原理图设计电子琴：不用写一行 HDL 也能做数字频率控制
用 Quartus 原理图搭一个电子琴，核心难点不是画图，而是把一个音阶频率表和按键扫描逻辑翻译成分频系数和计数器。这篇资源里带的是可以直接导入工程的原理图工程文件、分频系数对照表和完整的引脚约束，你在原理图里改两个常量就能换音阶。适合三类人：刚学完数字电路、还不想碰 Verilog 的初学者；需要快速出一版原型给课程设计答辩的学生；以及想验证「纯原理图到底能不能做完一个时序逻辑完整工程」的从业者。先说结论，能，而且没有想象中那么玄学。
2. 分频与选型：先把音符频率换算成可实现的计数器参数
2.1 为什么原理图方案比 Verilog 更适合这类电子琴教学项目
很多入门者上来就学 Verilog，但遇到「频率产生 + 按键扫描 + 音色叠加」这个小规模工程，原理图方案有它不可替代的优势。原理图里每个模块都是可见的器件符号，信号怎么走、哪里跨时钟域、哪个信号是组合逻辑产生的毛刺，一眼看得见，排查问题的时候不用在头脑里虚拟仿真整个状态机。另一个好处是，原理图方案的模块化程度往往比新手写的 Verilog 更清晰——分频器、译码器、计数器在原理图里天然就是独立符号，每个符号对应一个文件。
但选型也要讲前提条件。如果你的目标是做八度以上扩展、要支持复音数大于三、或者打算把电子琴输出接到音频编解码器上，那纯原理图会变得非常笨重。分频系数一旦变成一大排十六进制常量，原理图里的 LPM 常量模块就会挤满整个画面，可维护性直线下降。合理的边界是，单八度、单音或双音复音、矩形波输出的课程级电子琴，原理图方案最合适。超出这个边界，我一般会建议切到 HDL 混合设计——用 HDL 写分频器，再封装成原理图符号供顶层调用。
2.2 音符频率与分频系数的换算逻辑
电子琴的核心是把按键映射到对应的频率输出。取 4MHz 系统时钟为例（DE2-115 这类板子常用 50MHz，但原理图工程里内部再分频到 4MHz 更灵活），音阶频率从 C4（约 261.63Hz）到 C5（约 523.25Hz），总共 13 个键。要产生目标频率，需要将系统时钟除以一个分频系数，再用分频后的信号驱动蜂鸣器或音频电路。
分频系数 = 系统时钟频率 / 音符频率 / 2。这里除 2 是因为方波输出需要翻转一次才算一个完整周期。以 4MHz 为例，C4 的系数是 4000000 / 261.63 / 2，约等于 7644；C5 的系数是 4000000 / 523.25 / 2，约等于 3822。原理图工程里直接用一个 16 位 LPM_COUNTER，加载值换成 7644，终端计数值倒着减，就能得到对应频率。
实际操作里不会每个键单独做一套计数器，那样原理图会冗余得可怕。正确姿势是画一个带 4 位按键编码输入的「可变模计数器」：按键编码经过 4 位查找表（LPM_ROM 或直接 CASE 逻辑）映射到 16 位分频常数，分频常数加载进计数器的预设值，计数器减到零时产生一个脉冲，同时重装预设值。这样单个分频核心就覆盖了全部音阶。
2.3 三种常用分频方案的对比与选择
原理图设计里，能实现分频的器件方案有三种。第一种是级联 T 触发器，适合固定整数分频，但每加一级只提供 2 倍分频，要得到 7644 这种大系数，需要 13 级级联，延迟和毛刺都不可控。第二种是 LPM_COUNTER 带加载值的减法计数方案，这是课程设计实践里最常用的一种，参数可调、仿真直观、毛刺集中在计数归零那一拍，方便后续处理。第三种是基于 LPM_ROM 的分频系数查表方案，适合需要快速切换多组频率的场景，但 ROM 初始化文件（.mif）要额外维护，工程文件数量会增加一个。
这个资源里选的是第二种方案，理由很简单：LPM_COUNTER 在所有主流 Quartus 版本里都能直接调用，不用写初始化文件，参数配置界面里下拉选一下就行。同时它的模值可以设置成比较大的范围（16 位足够覆盖 1Hz 到几十 kHz），后续想加低音区或者高音区，不用改结构，改加载值就够。相比之下，T 触发器链在仿真波形里查毛刺会查到怀疑人生。
3. 原理图工程的搭建流程：从新建工程到四个模块的逐层实现
3.1 工程参数与顶层原理图文件的创建
拿到资源后会看到一套完整的 Quartus 工程目录，包括顶层 BDF 原理图文件、分频模块、按键扫描模块、分频系数查找表模块和顶层管脚约束文件。建议直接导入这套工程，但不要直接上板，先把每个模块的仿真跑通再连硬件，否则出了问题你根本不知道是管脚约束错了、时序收敛没做到、还是蜂鸣器驱动电流不足。
手动复现这套工程的流程分五步。第一步，打开 Quartus，创建新工程，在 Family 与 Device 选型里选择你手上实际开发板的 FPGA 型号。工程模板里默认配置为某一款 Cyclone IV 型号，如果你的板子是 Cyclone III 或者其他厂商系列，器件库不匹配会导致原理图符号报错。第二步，新建 Block Diagram/Schematic File，命名为 top.bdf。第三步，在工程设置里把顶层实体设置为 top 而非默认的工程名，这个细节漏掉的后果是 Quartus 会尝试编译整个工程目录里所有设计文件，而原资源里的模块文件之间有依赖关系，容易报「Entity not found」的错。
3.2 分频器模块：LPM_COUNTER 的参数配置
分频器是核心，这里给出具体的参数配置方法。在原理图里点右键，插入 LPM_COUNTER，参数按以下设置：数据宽度选 16，计数方向选 Down（减法计数）。注意不要勾选 Count Enable，这个信号在电子琴场景里会导致按键按住时启用计数、松开时停止计数，看起来合理，但会产生输出频率的相位不连续，蜂鸣器会发出咔哒声。加载端 Load 信号连到按键扫描模块输出的按键有效脉冲。加载值数据输入端连接到分频系数查找表的输出总线。
分频器逻辑层面的设计还有一个细节：分频脉冲的宽度不是一个时钟周期，而是计数归零那拍之后的一整个时钟周期，那么这个脉冲直接驱动蜂鸣器会得到占空比 1/16 的窄脉冲，声音发闷。常见做法是再加一个 T 触发器把脉冲改为翻转输出，这样输出方波的占空比接近 50%，蜂鸣器发声明显更亮。资源里分频器模块的输出后面已经串联了一个 T 触发器，不用自己额外加。
3.3 按键扫描模块：编码器与消抖电路的原理图实现
按键扫描用 4 位编码输出区分 13 个琴键。原理图里直接用优先编码器符号（74LS148 可参数化版本），13 个按键分别接到编码器的 13 个输入，编码器输出 4 位编码，这个编码值不是直接作为查找表地址，而是还要经过一个偏移量修正逻辑，因为 74LS148 的编码默认是反码。
消抖方面，纯原理图做消抖有两种方案。第一种是电容 RC 延时加施密特触发器，需要板级电路配合，不适合纯原理图仿真。第二种是数字计数器延时方案，用一个 8 位计数器在按键电平变化后开始计数，计到设定阈值才确认按键有效，这个方案完全在原理图内部实现，仿真和实际效果一致。资源里按键扫描模块用的就是第二种，参数上计数阈值设成了 1000 个时钟周期，在 4MHz 时钟下对应 250 微秒消抖窗口，实测下来没有出现按键跳动导致的音调突变。如果发现自己的按键按下去偶尔会同时触发两次音，多半是这个阈值偏小了，改成 2000 到 4000 更稳。
3.4 顶层模块连线与总线命名规范
顶层原理图连线时有一个必须遵守的规则：所有总线必须显式命名，而且命名要带位宽标记，比如 freq_code[15..0]、key_scan[3..0]。Quartus 在 BDF 里允许不命名直接用粗线画总线，但一旦信号位宽不匹配，编译报错信息会非常难排查——错误列表里只会显示 bus width mismatch，但不会提示是哪两个符号的引脚不匹配。实战习惯是每个中间信号都起一个有意义的名字，并且分频器的输出总线单独命名，不要复用按键编码总线。
时钟与复位信号的连接同样有讲究。所有模块的时钟引脚统一连到同一个 CLOCK 输入引脚，不要分叉时在中间插入缓冲门。复位信号统一走全局复位网络，不要把复位信号经过普通逻辑门后再接到计数器清零端，那样会产生异步复位释放时的毛刺，导致计数器的初始值随机化。有一个之前遇到的坑：某开发者把复位信号接了一个与门再分配下去，目标板子上电后电子琴偶发乱叫，原因就是复位释放不同步，计数器初始状态不一致，把复位改成了直接分配，故障消失。
4. 从加载音符表到 ModelSim 仿真：验证分频系数与音阶输出
4.1 分频系数查找表模块的 .mif 文件格式
原理图工程里分频系数查找表通常用 LPM_ROM 实现，ROM 需要关联一个 .mif 初始化文件。这个文件的格式很固定，不要手打，最好用脚本生成。下面这个是 C4 到 C5 共 13 个音阶的 .mif 模板，地址从 0 到 12，宽度 16 位：
WIDTH=16; DEPTH=13; ADDRESS_RADIX=DEC; DATA_RADIX=DEC; CONTENT BEGIN 0 : 7644; 1 : 7206; 2 : 6800; 3 : 6418; 4 : 6056; 5 : 5718; 6 : 5395; 7 : 5092; 8 : 4810; 9 : 4539; 10 : 4283; 11 : 4043; 12 : 3822; END;注意数据宽度必须与 LPM_ROM 的位宽参数完全一致，否则 Quartus 编译阶段报 mismatch 错误。有人问数据为什么不是对应的频率而是分频系数，因为 ROM 输出接到的是分频器的加载值，不是频率，ROM 在这里是查表映射功能。改音阶只改 .mif 里的数值，不用动原理图结构，这是这套设计比硬连线方案更优雅的地方，但代价是多维护一个文件，工程内文件数会从 4 个涨到 5 个。
4.2 编写 Testbench 验证分频计数器输出
跑仿真之前强烈建议先编写一个 Testbench 来验证分频系数换算是否合理。不要直接在原理图工具里手动拉时钟信号，那是给不会写仿真代码的人准备的。下面是一个单纯验证分频核心模块的 Verilog Testbench，可以直接加到 Quartus 工程里跑 ModelSim：
`timescale 1ns / 1ps module tb_freq_divider(); reg clk; reg rst_n; reg [3:0] key_code; wire tone_out; // 实例化分频器顶层，key_code 从外部按键扫描模块输入 freq_divider_top uut( .clk(clk), .rst_n(rst_n), .key_code(key_code), .tone_out(tone_out) ); initial clk = 0; always #125 clk = ~clk; // 4MHz时钟，周期250ns initial begin rst_n = 0; key_code = 4'd0; #1000 rst_n = 1; // 依次测试 C4 (key_code=0) 和 C5 (key_code=12) key_code = 4'd0; #1000000; // 等待1ms key_code = 4'd12; #1000000; $finish; end endmodule这段 Testbench 里有三个参数值得解释。第一个是timescale 1ns/1ps，时间单位是纳秒、精度是皮秒，4MHz 时钟周期是 250ns，所以#125翻转一次 clk。第二个是rst_n低有效复位，示例里先拉低 1000ns 再释放，保证计数器初始化完成。第三个是给每个按键码留了 1ms 观察窗口，C4 分频系数 7644 在 4MHz 时钟下对应约 1911 个输出脉冲周期，1ms 足够看清单音频率波形。跑完仿真后检查 tone_out 波形的周期，C4 对应频率在 261Hz 附近（周期约 3.8ms），C5 约 523Hz（周期约 1.9ms），这样换算逻辑才算验证通过。
如果你不想为每个音阶都改动 Testbench，也可以直接在 ModelSim 里用 force 命令改 key_code 信号，省去重新编译仿真工程的时间。在 ModelSim 控制台输入force -freeze sim:/tb_freq_divider/key_code 4'd5 0就能在 0ns 时刻把按键码强制为 5 号音阶，再 run 一长段时间观察输出，不需要重新跑一遍 Testbench 编译。
5. 上板调试的常见问题与排查记录
5.1 现象：按键输出音调偏半个音
某开发者把工程下载到实验板上后，按下 C4 键，用手机测频软件显示频率为 277Hz，比标准 261.63Hz 高出一个半音。这个偏差不是随机漂移，而是有规律的偏高。排查过程如下说明。首先是检查分频系数是否正确，重新计算 4000000 除以 277 再除以 2，得到大约 7220，和工程里的 7644 不一致。进一步检查发现该开发者的板载时钟是 3.6864MHz 而不是工程预设的 4MHz，晶振型号不同导致时钟源偏差，分频系数按 4MHz 算的，实际跑在 3.6864MHz 上，输出频率自然偏高。
解决方法是修改 Testbench 或实际工程的时钟频率参数。将 LPM_COUNTER 的加载值按实际时钟重新换算：3.6864MHz 除以 261.63 再除以 2，得到约 7040。把 .mif 里 0 号地址的值改成 7040，其他音阶依次按同样方式重算。从那以后，我每次拿到新开发板第一件事就是用示波器或频率计测板载时钟的实际输出，而不是直接信任原理图上的标注，这个习惯省了不少调试时间。
5.2 现象：按键按下时蜂鸣器有咔哒声
这个现象比音调偏差更隐蔽，因为它不是持续存在的，而是每次按键动作时出现短暂爆破音。从时序上分析，爆破音只出现在按键按下和释放的那一刻，说明不是音频通路的问题，而是时域瞬态问题。按键按下瞬间，分频器的加载值从空闲状态切到音符状态，分频器输出的相位不连续，导致蜂鸣器驱动信号瞬时乱跳。按键释放时，加载值切回空闲状态，同样的问题。
解决方法的常规思路是加一个音符开启信号。所有按键未按下时，分频器的加载值端保持上次值，同时输出端连接一个三态门，只有按键有效信号到来时才把分频器输出接到蜂鸣器驱动。三态门在原理图里用 LPM_MUX 实现，控制端接按键有效性信号，该信号由按键扫描模块提供。设置完成后，再按键时爆破声消失，因为分频器的加载值在按键动作期间从未跳变。
5.3 现象：ModelSim 仿真波形正常，上板后不出声
仿真通过但上板无声，这类问题基本锁定在引脚约束或驱动电路上，而不是逻辑设计错误。排查顺序是：第一步用 Quartus 的 Pin Planner 检查音频输出引脚是否绑定到了板载蜂鸣器的正确管脚。不同型号的开发板蜂鸣器引脚位置不同，某些板子的蜂鸣器在 FPGA 上是三态输出引脚，需要配置为 IO 标准匹配板载电路的电平；第二步查看管脚约束文件里是否设置了默认的弱上拉电阻。如果引脚配置为内部弱上拉，而蜂鸣器驱动电路是灌电流方式，弱上拉会导致驱动能力不足，输出电平被拉低，蜂鸣器不响。
常见解决方法是把蜂鸣器输出引脚配置为最高驱动强度等级。在 Quartus 的 Assignment Editor 或 QSF 约束文件里加一行set_instance_assignment -name CURRENT_STRENGTH_NEW 8MA -to tone_out。如果这样设置后声音仍然很轻，再用万用表测蜂鸣器两端电压，看是否在正常驱动范围。某开发者遇到的现象是声音极其轻微，耳贴蜂鸣器才能听到，测电压不到 1V，排查后发现是引脚约束文件里误把输出引脚约束成了开漏输出，改成推挽输出后声音立刻正常。这个案例的教训是：仿真只验证逻辑时序，上板问题一半以上集中在引脚约束和电气特性，仿真通过不能作为上板成功的充分条件。
5.4 现象：同一按键快速连按时偶尔丢音
这个现象在课程设计答辩演示时最容易暴露，演示者快速来回扫过琴键时，偶尔有某个音没触发。从逻辑上分析，问题出在按键扫描模块的消抖计数器与手动扫描键盘的时序关系。消抖计数器在检测到按键电平变化时开始计时，测量和确认按键期间需要几百微秒，如果在这个时间内有新的按键变化到来，计数器会漏掉。
解决方法是把消抖逻辑改成「变化即复位」模式：任何电平变化都让消抖计数器清零再重新计时，这样最后一个稳定的电平状态会被确认为有效。原理图里把分频器计数器的计数使能端接到按键信号的边缘检测输出，而不是电平输出。这样改造后快速连按时丢音现象消失。另外，部分开发板的按键扫描依赖一个低速扫描时钟，扫描周期太长也会丢音，尽量把扫描时钟设在 1kHz 以上，确保两次采样之间的间隔小于按键抖动的最短时间。
6. 扩展进阶：把单音改成双音复音的一种简单叠加方案
复音是课程设计评分时最爱被问的加分项。原理图设计做出双音复音的方法比想象中简单：复制一份完整的分频器模块和按键扫描模块，两套模块的输出各接一路带使能的驱动门，最终在蜂鸣器驱动级前用加法器把两路波形叠加。注意不能用或门直接拼接，否则两路都是方波时或门输出的是宽度更大的畸形波，声音是破的。正确做法是用乘法器把两路信号归一化到半幅，再相加输出，这样两个同时发声的音符不会互相削波。
实现上需要注意的一个关键参数是，两套分频器模块的时钟源要保持同源同相，否则叠加波形会出现缓慢的拍频漂移。具体做法是在顶层原理图里把同一根时钟网络同时接入两套分频器模块，不要在中间加任何 PLL 或其他延时逻辑。另一个细节是按键扫描模块要支持同时检测两个键按下，优先编码器不适用了，要改成一个四输入编码加掩码使能的并行读取方式。资源里提供的按键扫描模块只支持单键编码，复音扩展时要替换为双键扫描模块，模块的接口里增加一个按键有效数量指示信号，方便叠加器判断是否有双音存在。
我自己的习惯是先在一套原理图上把双音复音架构搭通，仿真验证两路分频器能够独立输出不同频率、叠加后波形无明显畸变，再上板接线。上板时先只驱动第二个通道，对比单独发声的音调是否和第一通道一致，确认两通道频率准确后再打开叠加。如果直接叠加，两个通道互相干扰时很难定位是通道自身问题还是叠加电路问题。从那以后我每次做这种多通道原理图设计，都强制走一遍「单通道验证 → 双通道并行验证 → 叠加验证」的三步流程，这套流程帮助我避免了至少三次重复排查的麻烦。希望帮到你。
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