简介：这份资源是西安电子科技大学软件工程学院FPGA方向的大作业文档，面向正在学习数字系统设计、需要完成处理器架构分析与VHDL实现任务的高年级本科生。内容围绕PARWAN处理器的架构特点展开，重点给出CONTROL-SECTION状态机的VHDL设计思路与后仿结果，并完整记录了从创建工程、选择Spartan3E XC3S500E芯片、编写测试文件到仿真验证的实验步骤，可作为同类课程作业的参考范例。资源包内共1个doc文件，约763KB，结构紧凑，涵盖目的、原理、步骤、结果与总结等完整章节，便于直接对照学习。目前已有553人浏览学习，适合希望理解处理器控制流程、掌握有限状态机建模与仿真方法的读者参考借鉴。
1. 从一份“XDU软工院选FPGA大作业.doc”说起：它到底在考什么
如果你手里正躺着一份名为“XDU软工院选FPGA大作业.doc”的任务书，大概率你面对的不是一道普通编程题，而是一次从软件思维硬切到硬件思维的“跨界考试”。很多同学第一次看到“FPGA”三个字母时，脑子里蹦出来的是“这不就是一块可以编程的芯片吗”，然后打开文档一看，发现里面写着“Verilog/VHDL实现”“时序约束”“板级验证”，瞬间就懵了。这份文档的本质，是让你用硬件描述语言去描述一个数字逻辑系统，而不是写一段顺序执行的代码。它考的是你对并行、时钟、时序、资源这四个概念的直觉。适合谁？适合那些已经学过数字电路、但还没真正把代码烧进板子里跑过的人。如果你连“阻塞赋值和非阻塞赋值的区别”都说不清楚，那这份大作业会把你按在地上摩擦。但反过来，只要你搞懂了“硬件是并行的”这个核心，剩下的就是按部就班的工程活。我见过太多人卡在第一步：把软件里的for循环直接翻译成Verilog，结果综合出来一堆锁存器，时序全红。所以这一章先不聊代码，先聊清楚这份大作业的底层逻辑——它要的不是“能跑”，而是“能稳定跑在板子上”。
2. 拆解任务书：从.doc里的需求到FPGA上的模块划分
2.1 先别急着写代码，把需求翻译成“硬件语言”
拿到任何一份FPGA大作业文档，第一件事不是打开编辑器，而是拿张白纸，把里面的功能描述逐条翻译成“硬件动作”。比如文档里写“实现一个交通灯控制器，支持紧急模式”，在软件思维里你会想“写个状态机，用if-else判断”，但在硬件思维里，你要问的是：有几个输入信号？时钟频率是多少？输出是直接驱动LED还是通过译码器？紧急模式是异步还是同步？这些问题的答案决定了你后面是写一个干净的有限状态机，还是写出一团综合器都救不了的烂逻辑。
我一般会做一个“信号清单表”，把每个输入输出的位宽、方向、时序关系列清楚。这个表不用给任何人看，但它是你后面写端口声明的唯一依据。很多新手直接抄别人的代码，结果端口对不上，板子烧进去没反应，回头查半天才发现是时钟极性搞反了。这种血泪经验，一次就够你记一辈子。
2.2 模块划分的黄金法则：一个模块只做一件事
FPGA设计里最忌讳的就是“大一统模块”。我见过一个同学把分频、消抖、状态机、数码管驱动全塞进一个always块里，综合出来时序报告一片红，他自己还觉得“逻辑没问题啊”。问题就在于，硬件描述语言虽然看起来像代码，但它描述的是电路。一个always块对应一组寄存器或组合逻辑，你把不相关的逻辑塞在一起，工具就没法优化，时序自然崩。
常见的做法是：分频器单独一个模块，按键消抖单独一个模块，核心状态机单独一个模块，显示驱动单独一个模块。顶层模块只做例化和连线。这样做的另一个好处是，仿真的时候你可以单独测每个模块，不用每次都跑整个系统。比如你写了一个20ms的消抖模块，你可以单独给它一个激励，看输出是不是在20ms后稳定，而不是在顶层里瞎猜。
2.3 时钟与复位：两个最容易被轻视的信号
时钟和复位是FPGA设计的命根子。很多大作业文档里只写“使用50MHz时钟”，但没告诉你这个时钟是来自晶振还是PLL，也没告诉你复位是高电平有效还是低电平有效。如果你不确认这些，直接写always @(posedge clk)，那上板之后大概率是随机行为。
我一般会做两件事：第一，在顶层模块里明确写出时钟的来源，如果是板载晶振，就加一个IBUF原语（或者让工具自动推断）；第二，复位信号统一用同步复位，并且明确极性。同步复位的好处是时序分析简单，不会因为复位信号的亚稳态导致系统跑飞。异步复位虽然响应快，但在复位释放时容易出问题，新手慎用。
// 顶层模块中的时钟与复位处理示例 module top ( input wire clk_50m, // 板载50MHz晶振 input wire rst_n, // 低电平有效的复位按键 output wire [7:0] led ); wire clk_25m; wire rst_sync; // 分频器：50MHz -> 25MHz divider #( .DIV_NUM(2) ) u_divider ( .clk_in (clk_50m), .rst_n (rst_n), .clk_out (clk_25m) ); // 同步复位：将异步复位信号同步到时钟域 reg rst_sync_reg1, rst_sync_reg2; always @(posedge clk_25m or negedge rst_n) begin if (!rst_n) begin rst_sync_reg1 <= 1'b0; rst_sync_reg2 <= 1'b0; end else begin rst_sync_reg1 <= 1'b1; rst_sync_reg2 <= rst_sync_reg1; end end assign rst_sync = rst_sync_reg2; // 核心逻辑例化 traffic_light u_traffic ( .clk (clk_25m), .rst_n (rst_sync), .led (led) ); endmodule这段代码里，divider是一个参数化分频模块，DIV_NUM决定分频比。同步复位部分用了两级寄存器，把异步的rst_n同步到clk_25m时钟域，避免复位释放时的亚稳态。注意rst_sync是高电平有效的，所以后面模块的复位极性要对应改。参数说明：DIV_NUM是分频系数，如果是50MHz到25MHz，就是2；如果是到1Hz，就是50_000_000。但实际工程里不会用计数器分频到1Hz，而是用PLL或者专门的时钟管理单元，因为计数器分频会引入抖动。
3. 从Verilog到比特流：一个最小可跑系统的搭建流程
3.1 工程创建与约束文件：别让工具猜你的引脚
很多人写完代码直接点“综合”，然后发现引脚没分配，工具随便给你映射到一些不存在的管脚上，生成比特流烧进去当然没反应。约束文件（XDC或SDC）就是告诉工具“哪个信号接哪个物理引脚”“时钟周期是多少”。这一步没有捷径，必须对着板子的原理图一个一个填。
我一般会先写一个最小约束文件，只包含时钟和复位，以及一个LED输出。等这个最小系统跑通了，再逐步加外设。这样做的目的是把“工具链问题”和“逻辑问题”分开。如果最小系统都跑不通，那大概率是约束写错了或者板子坏了；如果最小系统能跑，那后面出问题就是逻辑问题。
# 约束文件示例（XDC格式） # 时钟引脚：根据板子原理图修改 set_property PACKAGE_PIN Y18 [get_ports clk_50m] set_property IOSTANDARD LVCMOS33 [get_ports clk_50m] # 复位按键 set_property PACKAGE_PIN P20 [get_ports rst_n] set_property IOSTANDARD LVCMOS33 [get_ports rst_n] # LED输出 set_property PACKAGE_PIN M14 [get_ports {led[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {led[0]}] # 时钟周期约束：50MHz对应20ns create_clock -period 20.000 -name sys_clk [get_ports clk_50m]这段约束里，PACKAGE_PIN后面的引脚号是示例，实际要查你板子的原理图。create_clock告诉时序分析工具时钟周期是20ns，这样它才能计算建立时间和保持时间。如果你不写这个约束，工具会按默认的1ns或者不分析，时序报告就没有参考价值。
3.2 综合与实现：看懂报告里的三个关键数字
综合（Synthesis）是把Verilog变成门级网表，实现（Implementation）是布局布线。这两个步骤跑完后，工具会给你一份报告。新手只看“有没有报错”，但老手会看三个数字：LUT使用率、寄存器使用率、WNS（最差负裕量）。LUT和寄存器使用率告诉你资源够不够，WNS告诉你时序过不过。如果WNS是负数，说明你的设计跑不到目标频率，要么降频，要么优化逻辑。
我见过一个同学，代码逻辑完全正确，但WNS是-2ns，他不管，直接烧板子，结果跑几分钟就死机。原因就是时序违例导致寄存器偶尔采到错误值。所以，看到WNS为负，一定要回去看关键路径。常见的关键路径是组合逻辑太长，比如一个32位加法器直接连到输出，中间没有寄存器打拍。解决办法就是插入流水线寄存器。
3.3 板级验证：用LED和按键做“穷人逻辑分析仪”
没有逻辑分析仪怎么办？用LED和按键。我一般会写一个简单的测试模式：按一下按键，LED显示一个特定的计数模式；再按一下，切换另一种模式。这样你可以通过肉眼观察LED的变化来判断内部状态机是否按预期跳转。虽然原始，但非常有效。
比如你写了一个状态机，有四个状态，你可以让每个状态对应一个LED亮灭组合。上板后按复位，看LED是不是从第一个状态开始；按按键，看是不是按顺序跳转。如果跳转顺序不对，那说明状态转移条件写错了。这种方法比仿真更直接，因为仿真里你可能漏掉了实际按键的抖动。
// 简单的状态机测试模式 module test_fsm ( input wire clk, input wire rst_n, input wire key, output reg [3:0] led ); reg [1:0] state; reg key_sync; // 按键同步 always @(posedge clk or negedge rst_n) begin if (!rst_n) key_sync <= 1'b0; else key_sync <= key; end // 状态机 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= 2'd0; led <= 4'b0001; end else begin case (state) 2'd0: begin led <= 4'b0001; if (key_sync) state <= 2'd1; end 2'd1: begin led <= 4'b0010; if (key_sync) state <= 2'd2; end 2'd2: begin led <= 4'b0100; if (key_sync) state <= 2'd3; end 2'd3: begin led <= 4'b1000; if (key_sync) state <= 2'd0; end endcase end end endmodule这段代码里，key_sync是按键同步后的信号，state是2位状态寄存器，led输出直接对应状态。注意key_sync没有做消抖，所以实际按键时可能会跳转多次。这就是为什么前面说要单独写消抖模块。参数说明：state的位宽决定了状态数，2位最多4个状态；led的位宽决定了能显示多少种模式，4位可以显示16种。
4. 避坑指南：FPGA大作业里最容易翻车的五个地方
4.1 阻塞赋值和非阻塞赋值混用
现象：仿真结果和预期一致，但上板后行为随机。原因：在时序逻辑里用了阻塞赋值（=），导致仿真器和综合器的理解不一致。解决：记住一个铁律——时序逻辑（always @(posedge clk)）里一律用非阻塞赋值（<=），组合逻辑（always @(*)）里用阻塞赋值。不要问为什么，先照做，等你把时序分析学透了自然就懂了。
4.2 组合逻辑环路
现象：综合报错“combinational loop”，或者综合通过但时序极差。原因：一个信号经过组合逻辑后又反馈回自身，形成了没有寄存器的环路。解决：在反馈路径上插入一个寄存器，把组合环路打断。常见于状态机里的“无条件跳转”写成了state = state;，虽然逻辑上没问题，但工具会认为这是环路。
4.3 跨时钟域信号直接采样
现象：系统偶尔死机，复位后正常，但跑一段时间又死。原因：一个时钟域的信号直接给到另一个时钟域，没有做同步处理，导致亚稳态传播。解决：用两级寄存器同步，或者用异步FIFO。如果两个时钟频率相差很大，两级寄存器可能不够，要用握手协议。
4.4 复位不彻底
现象：上板后第一次运行正常，按复位后行为异常。原因：复位只复位了部分寄存器，有些寄存器没有复位值，上电后是随机值。解决：在代码里给所有寄存器都写上复位值，不要偷懒。综合器会告诉你哪些寄存器没有复位，看报告就能发现。
4.5 引脚约束写错
现象：烧录成功但板子没反应，或者LED常亮不灭。原因：引脚号写错了，或者电平标准不对。解决：对着原理图一个一个核对，特别是差分信号和专用时钟引脚。如果板子有多个bank，还要注意bank电压。
5. 进阶技巧：用参数化与仿真把大作业做成可复用的IP
5.1 参数化设计：让模块适应不同需求
大作业文档里的需求可能会变，比如“分频比从2改成4”“数据位宽从8改成16”。如果你把数字写死在代码里，改起来就要命。参数化设计就是把这些数字变成参数，例化的时候传进去就行。上面分频器模块里的DIV_NUM就是一个例子。再比如一个移位寄存器，你可以把位宽和移位方向都做成参数。
module shift_reg #( parameter WIDTH = 8, parameter DIR = 1 // 1: 左移, 0: 右移 )( input wire clk, input wire rst_n, input wire en, input wire din, output reg [WIDTH-1:0] dout ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin dout <= {WIDTH{1'b0}}; end else if (en) begin if (DIR) dout <= {dout[WIDTH-2:0], din}; else dout <= {din, dout[WIDTH-1:1]}; end end endmodule这个模块里，WIDTH决定位宽，DIR决定移位方向。例化的时候可以写shift_reg #(.WIDTH(16), .DIR(0)) u_shift (...)，这样同一个模块就能用在不同的地方。参数说明：WIDTH必须大于0，DIR是1位，综合时会根据参数生成对应的硬件。
5.2 仿真验证：写一个自动对比的Testbench
仿真不是跑个波形看看就完了，要写自动对比。比如你有一个加法器，输入随机数，输出应该等于两数之和。你可以在Testbench里生成随机激励，然后自动比较输出和预期值，不匹配就报错。这样你改代码后跑一遍仿真，几秒钟就知道有没有引入bug。
// 自动对比的Testbench示例 module tb_adder; reg [7:0] a, b; wire [8:0] sum; // 例化被测模块 adder u_adder ( .a (a), .b (b), .sum (sum) ); integer i; reg [8:0] expected; initial begin for (i = 0; i < 100; i = i + 1) begin a = $random; b = $random; #10; expected = a + b; if (sum !== expected) begin $display("ERROR: a=%d, b=%d, sum=%d, expected=%d", a, b, sum, expected); $stop; end end $display("PASS: all 100 tests passed"); $finish; end endmodule这个Testbench里，$random生成随机数，#10等待组合逻辑稳定，然后比较sum和expected。如果不匹配就打印错误并停止。参数说明：#10是仿真时间单位，实际要根据你的时钟周期调整；$random每次生成一个32位随机数，赋值给8位变量时会截断。
5.3 把大作业封装成可复用的IP
如果你以后还要做类似的FPGA项目，可以把这次大作业里的模块整理成IP核。比如分频器、消抖、状态机模板、数码管驱动，这些都是通用模块。整理的时候注意：端口命名统一，参数化，注释写清楚。这样下次做新项目，直接例化就行，不用从头写。我自己的习惯是，每做完一个项目，就把通用模块抽出来放到一个common文件夹里，下次直接复制。这个习惯帮我省了至少一半的重复劳动。
最后说一个我自己的教训：第一次做FPGA大作业时，我觉得仿真太慢，直接上板调试，结果一个简单的状态机调了三天。后来老老实实写Testbench，十分钟就定位到问题。所以，别嫌仿真麻烦，它是你唯一的后悔药。希望帮到你。
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