做过嵌入式的人，应该都对 UART、I2C、SPI 这三个词不陌生。不管是单片机驱动传感器、配置外设寄存器，还是调试通信模块，这三条串行总线几乎是每天都要打交道的。面试的时候它们也最常被考，因为一个候选人对串行协议理解到什么程度，基本能看出他对底层硬件和通信机制的真实掌握水平。这篇文章就把串行三剑客的高频考点系统梳理一遍，从帧格式、时序到仲裁、模式选择，再到实际调试中容易踩的坑，给准备面试的人一份可以直接照着过一遍的知识框架，也给正在做项目的人一份查漏补缺的参考。
很多候选人能背出“UART异步、I2C半双工、SPI全双工”这三句话，但再往下问波特率误差怎么算、起始条件长什么样、SPI四种模式怎么配，就开始含糊。这说明他对协议的理解还停留在名词层面。面试考串行协议，本质上是在考状态机、时序约束和硬件调试能力，这三者恰恰是嵌入式工程师日常工作的核心。所以这篇内容适合两类人：一是准备硬件或嵌入式面试的人，可以把高频考点一次性理清；二是已经在做项目但总被串口问题困扰的开发者，当作查漏补缺的参考。
1. 串行通信的底层逻辑与三剑客的定位
1.1 为什么面试官总爱从串口问起
嵌入式岗位的面试，几乎绕不开串行通信。原因很简单：三个协议是开发中最常碰到的“基础设施”，传感器、存储芯片、显示驱动、调试口，全在靠它们传数据。面试官用一个UART的帧格式问题，就能看出候选人有没有真正看过波形；用一个I2C的应答位问题，就能判断他是否理解从机端的行为；用一个SPI的CPOL/CPHA问题，就能探查他对时序的敏感度。这些问题不像算法题那样可以靠突击刷题应付，背下来的概念一追到细节就露馅。
自己面试别人时我也有同样的习惯：先问一个最基础的概念，比如“UART和I2C同步方式有什么区别”，如果对方只给一句结论，我会继续追问到底层的时钟关系、线路状态、边界条件。串行协议之所以成为高频考点，不是因为它难，而是因为它能精确反映一个人动手调板的经验。纸上谈兵背协议的人，往往答得出大方向，但答不出波形细节；真正调过板子的人，聊到起始沿、采样点、ACK时序时会自然带出具体场景，这种真实感很难伪装。所以复习串行三剑客，最忌讳的就是只背定义不看时序图。
1.2 三剑客的共性基础
先说清楚一个容易被忽略的点：UART、I2C、SPI都是串行通信，也就是数据按位依次在线路上传输，同一时刻只有一条数据通道。与之相对的是并行通信，比如老式打印机接口，8位数据同时走8根线。并行快但引脚多、布线难，在芯片引脚越来越宝贵的今天，串行成了绝对主流。串行省引脚的代价是速度要更高、协议要更复杂，所以才有各种同步机制和帧结构的设计。理解这一点，就能明白为什么这三种协议会同时存在于一颗MCU里，它们解决的是不同场景下的平衡问题。
收发双方要正确地把0和1还原成字节，必须解决两件事。一是电平约定：高电平是1还是低电平是1，电压阈值是多少。二是时序同步：接收方得知道每一位数据什么时候有效，什么时候该采样。UART选择了“双方各自用接近同样的波特率，靠起始位对齐”的方案，I2C和SPI则选择由主设备直接提供时钟信号的方式。这也是面试里最值得记的一点：UART是异步的，没有时钟线；I2C和SPI是同步的，有时钟线。异步靠约定，同步靠分发，这决定了协议的速度上限和使用场景。
1.3 先从应用场景建立整体直觉
学习协议不能只背定义，得先想清楚应用场景。UART最常出现在调试串口、GPS模块、蓝牙模组、老旧工业设备上，实现简单、只需要两根线，但最高速率一般不如I2C和SPI，而且只能点到点。I2C出现在需要挂很多小器件的板内场景，比如温湿度传感器、RTC时钟芯片、EEPROM，两根线上能挂一二十个从机，靠地址区分。SPI则出现在对速率有要求的场景，比如Flash存储器、SD卡、显示屏控制器、ADC采集芯片，四根线全双工，时钟能跑到几十MHz。
这三条协议的应用场景差异，可以从速度、条数、距离、复杂度四个维度快速判断：UART适合低速长距离、点对点、调试场景；I2C适合低速多设备、板内短距离；SPI适合高速大吞吐、少设备、板内。我自己做驱动时会先打通UART调试口，再去调I2C和SPI，因为调试口是最后的逃生通道，剩下的功能无论怎么折腾，只要串口能打印，就还有地方看状态。面试中如果被问到“我要挂两个外部芯片，用I2C还是SPI”，可以参考这个思路回答：先看速率需求，再看引脚资源，还要考虑从机是否支持对应协议。把场景和协议特性对应起来，比单独背参数表有效得多。
2. UART高频考点全拆解
2.1 帧格式和波特率误差到底怎么算
UART每个数据帧由空闲高电平开始，然后是一个低电平的起始位，之后通常先传最低有效位LSB，再传高有效位，数据位宽度常见8位，也可配置为5、6、7位。之后是可选的校验位，最后是高电平停止位。空闲时线路保持高电平，就是让起始位这个下降沿足够显眼，接收端一检测到这个跳变就知道一帧开始了。这个帧结构几乎是面试必考，而且常以“画出UART一帧的波形”这种形式出现，画的时候一定要标注起始位、数据位、停止位，并说明波特率对应的位时间。
波特率定义为每秒传输的符号数，也就是每秒传输的bit数，但它不等于有效数据速率，因为起始位、停止位和可能的校验位都占开销。比如115200波特率、8N1格式，每帧10位，实际有效数据率只有115200除以10，也就是每秒9216字节。面试里常出的题目是：115200波特率传1KB数据要多久？先算数据率是9216字节/秒，1KB要花大约110多毫秒。这个数字比很多人凭直觉猜的要大，因为忽略了帧开销。能答出这一步，基本就能证明不是只在概念层打转。
波特率误差计算是另一个高频考点。单片机常用定时器或时钟分频产生波特率时钟，如果外设时钟不是波特率的整数倍，就会产生误差。举个具体例子：系统时钟是16MHz，想产生115200波特率，分频系数等于16MHz除以115200，结果是138.89，取整为139后实际波特率等于16MHz除以139，约115108，误差只有0.08%，远小于1%，能正常通信。但如果换用1MHz系统时钟产生9600波特率，分频系数104.17，取整104后误差约0.16%，也还能用。实际中最怕的是系统时钟本身不准，或者某个分频系数取整后误差超过2%，这时接收端采样点会逐渐偏移，最后在某个字节上采错位，表现为随机乱码。遇到乱码第一步应该用逻辑分析仪抓一下实际波形，计算真实波特率，别急着怀疑程序逻辑。
2.2 TTL、RS-232、RS-485三种电平如何区分
同样是UART协议，物理层可以完全不同。芯片和芯片直接传的时候，用的是TTL电平：低电平0V，高电平3.3V或者5V，逻辑方向也比较简单。TTL电平适合板内短距离，一旦线拉出一米以上就容易受干扰。RS-232是传统串口九针接口使用的电平标准，用负逻辑表示，正电压区间表示0，负电压区间表示1，摆幅大，抗干扰能力比TTL强，能传几十米，但电平不兼容3.3V MCU，需要MAX3232这类电平转换芯片才能把RS-232电平转到TTL电平。这一层如果面试被问到，光说“RS-232电压高”还不够，最好直接点明负逻辑和电平转换的必要性。
RS-485则更进一步，改用差分信号，用两根线A、B的电压差表示逻辑，抗共模噪声能力很强，传输距离能达到上千米，还能支持多点挂接，所以工业现场总线里非常常见。注意RS-485一般是半双工，虽然可以做成四线全双工，但绝大多数场景是共享两根线，要靠方向控制切换收发。面试里常问“两块板子的TTL串口能不能直接连”，答案是不能盲目连：一是电源域可能不同，3.3V设备收到5V电平会损伤；二是GND必须共地，不共地会导致电平参考漂移，轻则乱码，重则烧接口。正确做法是确认双方电平标准，必要时使用电平转换模块，并且保证共地。
2.3 UART流控与丢数据的真正原因
UART本身没有应答机制，发送方只管按波特率发，接收方必须及时把收进来的字节取走。MCU里典型流程是UART外设收到字节后触发中断，软件进中断读取数据寄存器放入软件缓冲区。如果中断优先级偏低、被其他中断长时间阻塞，或者接收缓冲区太小，后续字节就会覆盖旧数据，表现为丢数据。高频场景里很常见，比如GPS模块每秒输出一大串NMEA语句到单片机，中断服务函数处理太慢就会丢。面试如果问到“UART丢数据怎么办”，回答这个链路比单纯说“加大缓冲区”要完整得多。
解决方向有三个：开硬件流控、加软件缓冲、提高中断处理效率。硬件流控用RTS/CTS两根线，接收方缓冲区快满时拉高RTS通知对方暂停；软件流控XON/XOFF则在数据流里插入特殊字符来控制节奏，但只能用于全双工且不带二进制数据的场景，因为0x11、0x13可能出现在数据内容里造成歧义。实际工程中，用DMA加环形队列可以彻底解决UART吞吐问题，这个方案在面试里非常加分：DMA把字节自动搬到内存，CPU只在半满或满了才处理，中断负载骤降。如果面试官追问环形队列怎么防止读写冲突，可以说用读索引和写索引分离，单生产者单消费者模型下不用加锁，这是很经典的回答，能体现对并发场景的思考。
3. I2C高频考点全拆解
3.1 开漏结构、上拉电阻与总线速度的关系
I2C物理底层是两根线：串行时钟SCL和串行数据SDA，外部都要接上拉电阻。I2C接口是开漏结构，芯片内部只能主动把线拉低，释放时线路靠上拉电阻回到高电平。这个设计的精髓在于“线与”逻辑：任何设备都能把总线拉低，而不会出现一个设备输出高、另一个设备输出低导致短路。面试里经常把这和推挽输出对比来考，能讲清楚为什么I2C不能直接用推挽输出，基本就理解了物理层。
上拉电阻不是随便选的。阻值太大，线路电容充电慢，上升沿变缓，高速模式下波形站不稳，容易误判；阻值太小，拉低时灌入电流大，功耗高，甚至超过器件极限。常见选法是标准模式100kHz用4.7kΩ，快速模式400kHz用2.2kΩ，快速+模式1MHz用1kΩ，同时还要考虑总线上挂了多少个设备，因为每个设备的引脚电容都会并联。如果实际线上挂着很多设备，就需要适当减小上拉电阻来补偿电容。面试时被问“上拉电阻怎么选”，别只说经验值，要补一句“先看目标频率，再算RC时间常数，保证上升沿不超过时钟周期的20%到30%”，这是从原理层回答，明显更稳。
3.2 起始、停止、应答与时钟拉伸
I2C的所有通信都从起始条件开始：SCL保持高电平时，SDA出现下降沿。停止条件则是SCL高电平时SDA出现上升沿。起始和停止条件都发生在时钟高电平期间，这和普通数据位SCL高时SDA必须稳定的规则刚好形成对称。数据在SCL高电平中间采样，在SCL低电平期间允许SDA变化。这里有个细节经常被问：没有起始和停止条件，仅仅是SCL和SDA上的脉冲并不会构成合法传输，所以I2C是一种帧同步协议，起始条件就是每帧的边界。画波形时必须把这组条件画清楚，否则代码跑通也容易被考官判定为“只知其然”。
每个字节传输8个数据位之后，第9个时钟周期用来传应答位。发送方在第九拍释放SDA，如果接收方正常收下，就拉低SDA表示ACK；如果接收方不想接收或数据无效，就保持高电平表示NACK。主机读取数据时，读到最后一个字节要主动发NACK，然后生成停止条件，因为NACK告诉从机“不用再发了”。这也是I2C面试中一个高频考点，很多新人容易把应答方向搞反。时钟拉伸则是慢从机控制节奏的手段：从机在处理内部事务时可以拉低SCL不放，主机发时钟时检测到SCL没变高，就会自动等待，相当于从机用物理方式让主机降速。要特别区分清楚：应答位是数据线上的第9拍，时钟拉伸是时钟线上的延长，二者机制完全不同。
3.3 多主机仲裁的完整过程
I2C允许总线上有多个主机，这就要靠仲裁机制决定谁先占用总线。仲裁的基础是“线与逻辑”：主机发送数据时，会在每个时钟周期同时读回SDA上的实际电平，与自己发送的电平比较。如果有一位实际电平是低，而自己发送的是高，说明另一个主机正在拉低总线，自己就在这一位失去仲裁。由于低电平具有优先权，发低电平的主机获胜。整个过程是无损的，仲裁赢家继续发送，输家自动退出，总线数据不会损坏。这比很多需要冲突检测的总线要优雅得多，也是一个值得展开讲的亮点。
举例说明：主机A发送0xA0，二进制是10100000；主机B发送0x90，二进制是10010000。两者同时从起始条件开始发送地址，于是发生仲裁。比较前两个bit，A发1，B也发1，一致；第三个bit，A发1，B发0，A发送的高电平被B拉低，A检测到SDA是低但自己预期高，于是A退出，B获得总线控制权。面试最容易被问到“仲裁比的是什么”，答案不是比设备优先级，而是逐位比较数据，低电平优先于高电平。还要注意仲裁可以出现在整个发送过程中，包括数据位阶段，只是多主机一般不在数据阶段才争抢。能把这一点讲清楚，说明你是真看过时序波形的人。
3.4 地址机制与读写时序细节
I2C从机地址通常是7位，加上第8位方向位，组合成一个字节。比如器件地址7位是0x68，写操作发送0xD0，也就是0x68左移一位再加0；读操作发送0xD1，也就是左移一位再加1。7位地址最多128个编码，但实际可用的要扣除保留地址，而且总线上能挂多少设备并不只由地址空间决定，更多受总线电容和负载能力限制。10位地址在7位基础上扩展，最高五个bit固定为11110，主要解决设备地址分配紧张的问题。面试中问“I2C最多挂多少设备”，不要直接说128，要从地址编码、总线负载、实际硬件能力几个层面回答。
读写时序细节里，最常考的是读操作。读一个寄存器，需要先以写方向发送从机地址和寄存器地址，然后发重复起始条件，再切换成读方向，这时从机才会把数据放到SDA上。重复起始条件意味着没有释放总线就开启新一轮传输，很多硬件I2C外设支持自动插入，但软件模拟I2C时容易漏。另一个实操细节是扫描I2C总线找从机地址，要小心不要对0x01到0x7F每个地址都直接发读请求，因为某些从机在收到非法命令后会改变内部状态，比如EEPROM写保护位或控制寄存器被误触发。更稳的做法是从数据手册确认哪些地址安全，或者先发一个只读状态的合法命令。
4. SPI高频考点全拆解
4.1 四线架构与全双工数据交换原理
SPI由四根线构成：SCLK时钟线、MOSI主出从入、MISO主入从出、CS片选线。主机控制时钟和片选，从机被选中后开始工作。SPI是全双工，主机发送一个bit的同时就能收到从机发送的一个bit，这来自典型的移位寄存器结构。主机和从机各有一个移位寄存器，通过MOSI和MISO首尾相连，时钟每跳一次，两边同时位移一位，相当于每次交换一个字节。只要画出这个移位寄存器模型，SPI的所有概念都会清晰很多。
很多人第一次理解SPI有个误区：觉得主发一个字节就完事了，不关心从机发回来的东西。实际上在SPI里读和写是一体的，读一个字节的本质是主机写入一个字节，从机一边收一边从MISO发数据。比如读Flash的状态寄存器，主机发送读命令加目标地址，先不关心返回是什么，但下一轮交换时数据会从MISO回来。面试经典问题“SPI为什么要发0去读数据”就可以用这个模型回答：因为移位寄存器必须有输入字节才能产生输出bit，发0只是为了把从机的数据换进来。理解这条，SPI驱动基本通了一半，因为接下来所有模式、片选、延迟都是围绕这个交换过程展开的。
4.2 CPOL和CPHA四种模式的判断方法
SPI的时序由两个参数定义：CPOL决定SCLK空闲时是高还是低，CPHA决定数据采样发生在哪个时钟沿。四种组合对应四种模式：模式0是CPOL等于0、CPHA等于0，空闲低电平，数据在上升沿采样；模式1是CPOL等于0、CPHA等于1，空闲低电平，数据在下降沿采样；模式2是CPOL等于1、CPHA等于0，空闲高电平，数据在下降沿采样；模式3是CPOL等于1、CPHA等于1，空闲高电平，数据在上升沿采样。这四个模式光是背容易混，最好画一个四格波形图，把空闲电平和采样点标清楚，到考场上就稳了。
面试里最实用的经验是：大多数Flash、SD卡、传感器默认支持SPI模式0或3，具体怎么判断，查数据手册时序图最靠谱。时序图上会画SCLK空闲电平和数据有效的采样沿，把它对应到CPOL/CPHA定义即可。如果没有手册，可以先在模式0下初始化，发送一个能返回固定字节的命令，看MISO返回是否稳定等于期望值，不对再换模式3。如果换模式后依然读不到东西，问题往往不在模式而在线序，很多器件支持LSB first，如果默认MSB first对齐就全错了。实际工作中，同一颗芯片的多个命令通常共用相同的SPI模式，一旦模式配置不一致，从机收到的全是乱码，并且没有任何报错机制，所以排查时要把模式放在接线之后第二个怀疑。
4.3 多从机拓扑：独立片选与菊花链的取舍
SPI没有地址机制，主机区分从机靠的是CS片选线。最简单也最常见的拓扑是一根CS接一个从机，主机用多个GPIO控制多个CS。这种做法的优点是选通简单、每个从机独占总线，互不干扰；缺点是CS引脚占用多，而且如果两个CS同时被拉低，两个从机的MISO都会输出数据，两路信号在MISO上冲突，轻则数据错误，重则损伤接口。所以多个CS的切换时序要非常小心，尤其是从一个从机切到另一个从机时，一定要保证前一CS释放、当前CS拉低之间有足够的间隔。
另一种拓扑是菊花链，所有从机的数据线首尾串联，只用一个CS。数据从主机发入第一个从机，随每个时钟从第一个流到第二个、再流到第三个，整个链像一个超长移位寄存器。菊花链能节省引脚和CS资源，但代价是延迟：写入链上第N个从机的数据要等N个周期后才落到目标位置，传输完成后还要靠CS上升沿把数据真正锁存。菊花链非常适合多通道数模转换、多片LED驱动这类流水线式器件，却不适合需要随机访问的存储设备。面试时如果能画出两种拓扑并说清延迟差异，同时补充“何时该用菊花链”的判断依据，会比只背定义高出一个层次。
4.4 “没有地址怎么选设备”这类追问的应答技巧
SPI面试里有一个经典反问链：“SPI没有地址，怎么接多个设备？用CS。CS能不能同时全部拉低？不能，会冲突。冲突会怎样？MISO短路风险和数据出错。那有没有办法用一条CS接多个设备？菊花链。”这一串问题把候选人的理解从表面推向深处。面试官不是要你背答案，而是考察你把地址和片选这两个概念区分开的能力。地址是设备自带的标识，片选是主机主动选通的一条物理信号，两者解决的是不同层面的问题。
应答技巧是别急着回答结论，先明确场景。如果主机引脚多，就选独立CS；如果引脚紧张且设备支持，就选菊花链；如果希望多个设备都挂在同一条数据线上，就需要有地址机制的设备或改用I2C。回答时要提到CS的极性：SPI CS通常低电平有效，主机在通信前拉低，通信结束后释放高电平，某些从机在CS释放边沿锁存数据，所以CS时序不可随意压缩。最后可以补一句“还有一种少见做法是多主多从加外部仲裁，但SPI没有像I2C那样的原生仲裁协议，工程上几乎不会这么用”，这样显得既有覆盖面，又不过度堆砌理论。
5. 三剑客横向对比与面试答题框架
5.1 一张速查表搞定三协议对比
面试官很喜欢让你“比较一下UART、I2C和SPI”，如果没有一张表在脑子里打底，很容易漏点。我自己面试前会把下面这张表背下来：
| 对比维度 | UART | I2C | SPI |
|---|---|---|---|
| 线材资源 | 2线（TX/RX） | 2线（SDA/SCL） | 4线（MOSI/MISO/SCLK/CS） |
| 同步方式 | 异步，靠波特率对齐 | 同步，主机提供SCL | 同步，主机提供SCLK |
| 通信模式 | 全双工 | 半双工 | 全双工 |
| 速率范围 | 常见9600到几十Mbps | 100kHz到3.4MHz | 取决于器件，常见几十MHz |
| 拓扑 | 点对点 | 多主多从 | 一主多从为主 |
| 设备寻址 | 无地址 | 7位/10位地址 | 靠CS片选 |
| 典型应用 | 调试串口、模块通信 | 传感器、RTC、EEPROM | Flash、SD卡、显示屏 |
表里有个容易记错的点：UART虽然是异步串行通信，但它是全双工，两条线各自独立收发；I2C只有一根SDA，收发共用这条线，所以是半双工；SPI全双工来自独立的MOSI与MISO。回答时先列线数，再说同步方式，再说通信模式，最后落到速率和典型应用，逻辑自然递进。这样即使一紧张说漏了一个，也能靠框架补回来，面试官看到的就不只是零散知识点，而是一个完整的心智模型。
5.2 “这里为什么用SPI而不用I2C”的标准答题路径
选型题是面试高频，问题往往伪装成“你要设计一个采集系统，这里用哪个协议”。遇到这类题，第一反应不是背指标，而是先把约束列出来：速率需求多少、数据量多大、延迟多敏感、引脚剩多少、从机能不能支持。比如要做屏幕刷新，一个分辨率较高的LCD，一帧画面就是几MB数据量，几MHz的I2C很难追上刷新率，而SPI或并行接口才是合理选择。这类题目考察的正是“先看需求再看方案”的工程习惯，而不是“谁比谁快”的单纯比较。
组织答案时可以用三段式：第一段说两协议的关键差异，比如SPI全双工、I2C半双工，SPI无地址靠CS，I2C有地址靠仲裁；第二段结合场景做决策，比如项目需要40MHz刷新Flash，I2C速率到不了，而且从机只支持SPI，所以选SPI；第三段补充选型代价，比如SPI占用4根线，CS越多占引脚越多，I2C省线但慢且实现更复杂。这种作答方式会让面试官觉得你不是在背资料，而是在做实际决策。反过来被问“为什么用I2C而不用SPI”，就强调省线、多设备挂载和总线仲裁优势，尤其板内传感器多但速率要求不高的场景，I2C明显更合适。
5.3 面试官常埋的三个陷阱与应对
第一个陷阱是“UART有时钟吗”。很多人脱口而出没有，正确的说法是“UART没有独立的时钟线，但收发双方每一位数据的时序仍然依赖波特率时钟，接收方用起始位做对齐，之后按波特率采样”。这个回答既回应了问题，又展示出对异步通信本质的理解。第二个陷阱是“I2C能挂多少设备”。直接说128不完全对，7位地址确实有128个编码，但总线上挂设备数量还受总线电容、地址冲突和保留地址限制，实际可能十几台就已经是上限。第三个陷阱是“SPI能不能多主”。严格说SPI没有标准仲裁，多主需要外部仲裁或总线切换，不算原生能力；如果只说不能，显得绝对，补一句“需要额外机制”才完整。
面对陷阱，关键策略是别急着给“是或否”，先拆分语义。很多面试题并不是考一个标准答案，而是看你在边界条件下如何建模。比如“SPI模式0和模式3有什么区别”，除了说空闲电平和采样沿不同，还可以补充“这两者在不过共地、硬件加速下都可能表现一致，但换从机时容易配错”。能说出这种实际经验，就足以证明不是背的。最后再提醒一句：如果面试官画一个波形让你判断是哪个协议，不要凭感觉猜，先找起始条件、空闲电平、是否有时钟线、有几根数据线这些特征，再对照三种协议逐一排除。
6. 实战调试与避坑实录
6.1 抓波形的基本功与工具选择
复习串行协议最好的方式不是背书，而是拿逻辑分析仪抓一段真实波形。逻辑分析仪便宜、通道多，适合看UART、I2C、SPI这类数字信号；示波器适合看模拟细节，比如上升沿慢、波形振铃、电压阈值问题。建议桌面常备一个8通道以上的逻辑分析仪，采样率至少25MHz，抓几十MHz的SPI信号时，采样率要远高于信号频率，实际按信号频率的10倍起步比较稳。采样率太低，解出来的数据可能完全是错的，反而误导排查。
抓UART波形先把空闲高电平记在心里，看见下降沿就能定位一帧。抓I2C先找SCL高时SDA下降沿的起始条件，再从起始条件开始按字节数位、第九拍判答。抓SPI最简单的办法是触发CS下降沿，之后数SCLK脉冲个数和MOSI/MISO数据。采集时我会把采样率调高一点，一次性抓完整个事务，再交给软件解析，不要试图用眼睛在屏幕上对齐每一位。逻辑分析仪自带的协议解析功能会用颜色标出帧头、地址、数据，准确率比人肉数高得多，但前提是采集质量足够好，信号有毛刺依然可能误判。这里就体现了一个习惯：先保证信号质量，再用工具解析，别指望软件会帮你消灭硬件问题。
6.2 常见故障速查表
调试过程中三剑客各自有一批高频故障，我把最典型的整理成一张表：
| 现象 | 可能原因 | 排查步骤 |
|---|---|---|
| UART乱码 | 波特率不对、地线未共地、干扰 | 确认双方波特率和数据位；检查共地；用逻辑分析仪测实际波特率 |
| UART偶发丢字节 | 中断优先级低、缓冲区满 | 开DMA和环形队列；提高中断优先级；检查软件缓冲区大小 |
| I2C卡死无响应 | SCL或SDA被拉死、上拉缺失、地址错误 | 检查两根线空闲高电平；看抓到的地址和ACK；移除疑似故障设备 |
| I2C读写错乱 | 时钟拉伸未支持、重复起始条件未配置 | 确认从机是否需要时钟拉伸；检查硬件I2C寄存器配置 |
| SPI读不到数据 | MISO接错、CS未有效、模式不匹配 | 检查接线和CS极性；确认CPOL/CPHA；用命令读ID验证 |
| SPI数据都是0xFF | 从机未选中、MISO高阻 | 确认CS时序；加上拉电阻；检查从机供电是否正常 |
这张表和面试问答是配套的。如果面试官问“你怎么排查一个I2C卡死问题”，直接按第二步来回答：先量两根线的静态电平，哪根被拉低就贴到底；再看是谁拉的，是主机还是从机；最后看地址和时序是否符合规范。这个排查顺序本身就是工程经验的体现，比背理论更能展示实战能力。平时调试时，我习惯把每个异常现象固定记成一张小表，时间久了，排查速度会快很多，这也是面试时能脱口而出的底气。
6.3 调试中反复踩过的坑
列几个自己踩过的坑，这些属于常规文档里不会写细的经验。SPI从机切换时，CS释放和再次拉低之间一定要留至少一个时钟周期的空闲，很多从机在CS上升沿锁存数据，如果前一通信还没结束就切CS，MISO上会混入两个从机的残余数据。而且同一SPI总线上如果两个从机的CPOL/CPHA配置不同，主机每次切换从机都要重新配置模式。驱动里漏掉这一步，就会出现“单独读A正常，读了B再读A就错乱”的诡异现象，排查起来非常费时间。
I2C调试时最容易踩的坑是“总线卡死就复位MCU”。很多I2C从机只响应合法时序，主机拉到一半可能让从机进入死等状态，简单的复位不能恢复总线。正确的恢复方式是主机主动产生几个SCL脉冲，让SDA从低电平释放，再发停止条件，这需要在软件里手动控制GPIO。另一个容易被忽略的细节是不同电压域的I2C设备直接相连，如果上拉电阻接到了5V，而3.3V器件引脚不允许5V耐受，长时间运行就可能出现内部钳位甚至损坏，所以电平转换不是可选项。
UART的经验是别过分依赖中断里打印日志。嵌入式调试最常用的手段是串口打印，但如果打印语句放在中断里，打印本身就会占用UART时间和CPU时间，可能干扰原有时序，导致问题越调越怪。我后来会先把调试信息写进环形缓冲区，主循环里再统一输出，或者用DMA发送，这样既不阻塞中断，也不影响协议时序。面试聊调试经验时，能说出这种细节比泛泛地说“用printf定位”要可信得多。这些坑不是从文档里读来的，都是靠熬夜调板子换来的经验，把它们写出来，就是希望后来的人能少走几趟弯路。
我在实际带人和面试中还有一个体会：面试考串行协议，最后总会回到“你有没有自己看过波形”。能画出三种协议的起始条件、能说出SPI模式和I2C仲裁的候选人，通常都是真正调过板子的。如果你还在准备，强烈建议找一台逻辑分析仪，把UART发一段字符串、I2C读一个EEPROM、SPI读一个Flash ID，每个都抓一遍波形再和时序图对照。这个过程做完，三剑客的考点基本就焊死在脑子里了，面试时不用再背答案，因为每个细节你都亲手验证过。希望这篇拆解能帮你少走弯路，也希望你在面试里遇到这三件套时，能信心满满地对面试官说：这个我真的调过。
