简介：这份资料是西北工业大学数字电子技术实验的完整学习包，面向电子工程、计算机科学等专业正在修读数电课程或准备实验考核的本科生。内容覆盖逻辑门电路、组合与时序逻辑、存储器及FPGA等主题，配合布尔代数、卡诺图、状态机设计与Verilog HDL编程等知识点，帮助读者理解实验原理并完成电路搭建、代码编写与仿真验证。压缩包共702个文件，约29.98MB，以v、vhd源码文件、qpf与qsf工程配置、sof烧录文件、wlf与vcd波形、rpt报告、docx文档及大量数据库与日志文件为主，完整保留了从设计输入到综合、仿真、下载验证的全流程痕迹。目前已有510人学习下载。读者可参考其中的实验报告结构、可综合代码与仿真截图，对照自己的设计排查逻辑错误、优化状态机写法，并借助波形与报告数据完成结果分析，适合作为课程实验的对照范本与复习指南。
1. 数字电路实验复习地图：从实验报告到代码与截图的完整闭环
数字电路实验这门课，很多人栽跟头不是因为不会做题，而是因为实验报告、代码、截图三样东西各管各的，最后交上去自己都看不懂。梳理下来会发现，真正高效的复习方式是把它们当成一个闭环：实验报告负责记录设计思路和现象分析，代码负责还原逻辑功能，截图负责证明你确实跑通了。这三者缺一个，复习时就容易变成玄学——明明记得做过，却说不清怎么做的。
这份资源围绕数电实验的完整流程展开，覆盖组合逻辑、时序逻辑、计数器、移位寄存器、状态机等典型实验模块，适合正在系统学数电实验、准备实验验收或期末复习的人。它不是零散的资料堆，而是一套可以按模块拆开、再按流程串起来的复习底稿。下面按知识地图、模块要点、易漏点、复习清单的顺序，把这份笔记的骨架搭出来。
2. 组合逻辑实验：从真值表到代码实现的复习重点
2.1 组合逻辑的核心：真值表、卡诺图与逻辑表达式
组合逻辑实验的起点永远是真值表。很多人觉得真值表简单，随便填填就完事，但后面代码写错、仿真出不来波形，十有八九是第一步就埋了雷。真值表要覆盖所有输入组合，不能凭感觉省略“不可能出现”的状态——在实验里，那些被省略的状态往往就是验收时老师专门问的边界条件。
从真值表到逻辑表达式，中间要过卡诺图这一关。卡诺图化简的目标是消去冗余项，但实验里更关键的是：化简结果要能直接映射到门电路或代码。比如用与或式实现时，要确认每个乘积项都能用现有门电路搭出来；用代码实现时，要确认表达式能直接翻译成条件判断。梳理下来会发现，卡诺图圈得再漂亮，如果圈出来的项在代码里没法优雅表达，后面还是要返工。
提示：卡诺图化简后，先别急着写代码，拿纸笔把表达式代回真值表验算一遍，确认所有输出位都对得上。
2.2 代码实现：用 Verilog 描述组合逻辑的常见写法
组合逻辑的代码实现通常用assign语句或always @(*)块。两种写法各有适用场景：assign适合简单的与或表达式，always块适合带条件分支的复杂逻辑。下面是一个典型的组合逻辑代码片段，实现一个四选一多路选择器：
// 四选一多路选择器：根据 sel 选择对应输入 module mux4to1( input [3:0] data_in, // 四路输入 input [1:0] sel, // 选择信号 output reg data_out // 输出 ); always @(*) begin case(sel) 2'b00: data_out = data_in[0]; 2'b01: data_out = data_in[1]; 2'b10: data_out = data_in[2]; 2'b11: data_out = data_in[3]; default: data_out = 1'b0; // 防止锁存器 endcase end endmodule这段代码的关键点有三个：always @(*)保证敏感列表完整，case覆盖所有分支，default兜底防止综合出锁存器。参数说明上，data_in是四路输入，sel是两位选择信号，data_out是输出。实验里最容易翻车的地方是漏掉default，仿真时看着正常，综合后多出一个锁存器，波形就乱了。
2.3 仿真与截图：怎么截出能说明问题的波形
仿真截图不是随便截一张波形图就行。验收时老师看的是：输入变化时输出是否按预期响应，边界条件是否覆盖。所以截图要包含至少三组输入变化，其中一组必须是边界情况。比如多路选择器实验，截图里要能看到sel从00到11依次变化，并且data_out跟着切换。
截图时还要注意时间轴刻度。如果波形太密，输入变化挤在一起，看不出因果关系；太疏又浪费空间。一般把时间轴调到能清晰看到每个输入跳变后输出稳定的位置。另外，仿真工具里的信号名要改成和实验报告一致的命名，别用默认的signal_1、signal_2，否则截图和报告对不上，复习时自己都看不懂。
3. 时序逻辑实验：触发器、计数器与状态机的梳理
3.1 触发器与锁存器：时序逻辑的起点
时序逻辑和组合逻辑的分界线就是“有没有记忆”。触发器是时序逻辑的基本单元，实验里常见的是 D 触发器和 JK 触发器。D 触发器的逻辑简单：时钟边沿到来时，输出等于输入。但实验里容易忽略的是异步复位和同步复位的区别——异步复位不受时钟控制，同步复位要等时钟边沿。这个区别在代码里体现为敏感列表里有没有reset信号。
// 带异步复位的 D 触发器 module dff_async_rst( input clk, // 时钟 input rst_n, // 异步复位，低有效 input d, // 数据输入 output reg q // 输出 ); always @(posedge clk or negedge rst_n) begin if (!rst_n) q <= 1'b0; // 复位时输出清零 else q <= d; // 时钟上升沿采样输入 end endmodule这段代码里，rst_n出现在敏感列表里，说明它是异步复位。如果改成同步复位，敏感列表只保留posedge clk，复位判断放在always块内部。实验验收时，老师常会问“你这个复位是同步还是异步”，答不上来就很尴尬。
3.2 计数器实验：模值、使能与进位输出的配合
计数器实验的核心是模值设计。比如设计一个模 10 计数器，从 0 数到 9，然后归零。代码里用if (cnt == 9) cnt <= 0; else cnt <= cnt + 1;实现。但实验里往往还会加使能信号en和进位输出carry。使能信号控制计数器是否工作，进位输出在计数达到最大值时拉高，用于级联。
// 模10计数器，带使能和进位输出 module counter_mod10( input clk, input rst_n, input en, // 使能信号 output reg [3:0] cnt, output carry // 进位输出 ); assign carry = (cnt == 4'd9) && en; // 计数到9且使能有效时进位 always @(posedge clk or negedge rst_n) begin if (!rst_n) cnt <= 4'd0; else if (en) begin if (cnt == 4'd9) cnt <= 4'd0; else cnt <= cnt + 1'b1; end end endmodule这里最容易漏的是carry的条件：必须是cnt == 9且en有效。如果只写cnt == 9，使能关闭时进位仍然输出，级联下一级就会多计数。实验截图要能体现使能关闭时计数器保持、进位不输出。
3.3 状态机实验：三段式写法与状态编码
状态机是时序逻辑实验里最综合的部分。常见写法是两段式或三段式。三段式把状态转移、状态输出、状态寄存器分开写，结构清晰，调试方便。状态编码可以用二进制、格雷码或独热码。实验里常用二进制编码，因为状态数少，省触发器。
// 三段式状态机示例：检测序列“101” module seq_detector( input clk, input rst_n, input din, output reg dout ); // 状态定义 localparam S0 = 2'b00, S1 = 2'b01, S2 = 2'b10; reg [1:0] cur_state, next_state; // 第一段：状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) cur_state <= S0; else cur_state <= next_state; end // 第二段：状态转移 always @(*) begin case(cur_state) S0: next_state = din ? S1 : S0; S1: next_state = din ? S1 : S2; S2: next_state = din ? S1 : S0; default: next_state = S0; endcase end // 第三段：输出逻辑 always @(*) begin dout = (cur_state == S2) && din; end endmodule三段式的关键是第二段用组合逻辑算next_state，第三段算输出。实验里容易错的地方是next_state用了阻塞赋值=还是非阻塞<=——组合逻辑里用阻塞赋值，时序逻辑里用非阻塞赋值，混用会导致仿真和综合结果不一致。
4. 实验报告与截图：容易被忽略的细节与规范
4.1 实验报告的结构：从实验目的到现象分析
实验报告不是流水账，要有明确的结构。通常包括：实验目的、实验原理、实验内容、实验步骤、仿真结果、现象分析、结论。其中“现象分析”是拉开差距的地方。很多人只贴波形截图，不解释为什么输出是这样。比如计数器实验，截图里cnt从 9 跳回 0，要说明这是模 10 的设计意图，而不是“它自己跳的”。
实验原理部分要写清楚你用的方法，比如“采用卡诺图化简得到最简与或式”，而不是抄教材。实验步骤要能复现，别人照着你的步骤能跑出同样的结果。结论要回应实验目的，比如“验证了模 10 计数器的正确性，进位输出在计数到 9 时有效”。
4.2 截图规范：信号命名、时间轴与标注
截图规范直接影响复习效率。信号命名要和代码、报告一致，别用默认名。时间轴要能看清每个时钟周期，输入变化和输出响应之间的延迟要能分辨。关键节点要加标注，比如用光标标出“复位释放时刻”“进位输出拉高时刻”。
注意：截图不要只截一张全屏图，把无关的工具栏、文件树都截进去。裁剪到波形区域，保留信号名和时间轴即可。
4.3 代码与报告的对应：注释、模块名与端口说明
代码里的注释要和报告对应。模块名、端口名、参数名在报告里出现时，要和代码完全一致。比如代码里叫rst_n，报告里就别写成reset。端口说明要写清楚方向、位宽、含义。实验验收时，老师常会指着代码问“这个端口是干什么的”，答不上来就说明报告和代码脱节了。
5. 易漏点与易错点：数电实验复习中最容易翻车的地方
5.1 易漏点一：敏感列表不完整导致仿真与综合不一致
组合逻辑的always块如果敏感列表漏了信号，仿真时可能碰巧对，综合后行为就不对了。比如always @(a or b)里用了c，仿真时c变化不触发，综合后却会触发。补法：组合逻辑一律用always @(*)，让工具自动推断敏感列表。
5.2 易漏点二：阻塞赋值与非阻塞赋值混用
时序逻辑里用阻塞赋值=，会导致多个寄存器同时更新时出现竞争。比如两个寄存器互相赋值，用=会变成交换，用<=才是并行更新。补法：时序逻辑一律用<=，组合逻辑一律用=，形成肌肉记忆。
5.3 易漏点三：复位信号的有效电平与同步方式
复位信号低有效还是高有效，异步还是同步，代码里要统一。实验里常见错误是代码写异步复位，测试平台却按同步复位给激励，波形对不上。补法：在代码注释里写明复位方式，测试平台里对应调整。
5.4 易漏点四：状态机输出未覆盖所有状态
状态机的case语句如果没写default，综合可能产生锁存器，或者进入未定义状态。补法：case里加default，把未用状态导向初始状态。
5.5 易漏点五：截图与报告时间轴对不上
截图里的时间轴和报告里描述的时刻对不上，比如报告说“第 3 个时钟周期进位拉高”，截图里却是第 5 个周期。补法：截图时用光标标出关键周期，报告里引用光标位置。
6. 复习清单：从查漏补缺到实验验收的检查流程
复习到最后一程，最怕的是“感觉都会了，一验收就卡壳”。下面这份清单按实验前、实验中、实验后三个阶段整理，可以逐条打勾。
| 阶段 | 检查项 | 确认方式 |
|---|---|---|
| 实验前 | 真值表是否覆盖所有输入组合 | 逐行核对，标出边界条件 |
| 实验前 | 卡诺图化简结果是否代回验算 | 纸笔验算，确认输出位一致 |
| 实验中 | 代码敏感列表是否完整 | 组合逻辑用always @(*) |
| 实验中 | 复位方式是否与测试平台一致 | 对照代码注释和激励信号 |
| 实验中 | 状态机case是否有default | 检查综合报告有无锁存器 |
| 实验后 | 截图是否包含边界条件 | 波形里能看到输入变化和输出响应 |
| 实验后 | 报告与代码端口名是否一致 | 逐项对照模块名、端口名 |
| 实验后 | 现象分析是否解释“为什么” | 不只写“输出为高”，要写“因为计数到9” |
这份清单不是走形式，每一条背后都是血泪经验。比如“敏感列表不完整”这一条，我曾在一次计数器实验里漏了使能信号，仿真时看着正常，综合后计数器根本不走，查了半天才发现是敏感列表的问题。从那以后我每次写完always块，都强制走一遍敏感列表检查，组合逻辑一律用@(*)，时序逻辑确认时钟和复位都在。
复习数电实验，说到底就是把“设计—代码—仿真—报告”这条链路走通。链路里任何一个环节断了，验收时都会暴露。希望这份梳理能帮你把知识点串起来，少走弯路。
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