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静态时序分析https://blog.csdn.net/weixin_45791458/category_12567571.html?spm=1001.2014.3001.5482
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介绍
发射时钟和捕获时钟相同
发射时钟和捕获时钟不同
介绍
在静态时序分析中,移除时间检查约束了触发器时钟引脚(时钟路径)和异步复位(包括异步置位)引脚(数据路径)之间的时序关系,以满足触发器的移除时间要求。简单来说就是,移除时间要求复位释放在时钟的有效沿到达之后一段时间再到达,这是为了数据被有效(锁存)捕获(这时的数据指的应该是复位值),关于异步复位的更详细介绍,可以参考下面的博客。
数字IC前端学习笔记:异步复位,同步释放https://chenzhang.blog.csdn.net/article/details/134481964?spm=1011.2415.3001.5331
通常来说,在检查一条时序路径时会有一个发射触发器,即发射数据的触发器(就算是输入端口也会有一个假想的发射触发器);还有一个捕获触发器,即捕获数据的触发器(就算是输出端口也会有一个假想的捕获触发器),在进行移除时间检查时,我们会使用最小路径即延迟最小的时序路径。
有一点需要特别注意,发射触发器和捕获触发器的时钟并不一定是同一个时钟,虽然在同步设计中常常能保证这一点。移除时间检查是从发射时钟的某个有效沿到其后捕获时钟的最近有效沿(不包括同时)的前一个有效沿,这里的先后并不考虑时钟延迟(包括时钟网络延迟和时钟源延迟)、时钟不确定度的,即考虑理想情况。在同步设计中,由于理想情况下时钟是对齐的,因此发射(捕获)时钟的任何一个沿的检查都是等效的。
发射时钟和捕获时钟相同
例如对于图1,假设使用复位同步器,图中有三个同步的D触发器,考虑发射触发器是reset_sync_ff2_reg而捕获触发器是data_out_reg的情况。
图1 一个简单的例子
图2是时钟的波形图,周期为10ns,假设D触发器是上升沿触发,则发射触发器会在5ns、15ns、25ns...发射数据,而捕获触发器则相应的会在5ns、15ns、25ns...捕获数据并检查移除时间是否满足要求。
图2 时钟波形图
由于Design Compiler与PrimeTime的设置不同,默认不进行移除时间检查,需要先进行下面的设置。
enable_recovery_removal_arcs 默认值false timing_disable_recovery_removal_checks 默认值true /*它们永远保持相斥,可以将enable_recovery_removal_arcs设置为true,也可以将 timing_disable_recovery_removal_checks设置为fasle,DC会自动设置另一个变量。*/ set enable_recovery_removal_arcs true set timing_disable_recovery_removal_checks false //两者取一即可使用report_timing -delay_type min命令可以报告时序检查结果,如图3所示就是从reset_sync_ff2_reg触发器的时钟引脚CK到data_out_reg触发器的复位引脚RN的时序路径的报告(报告中会出现library removal time关键词)。
图3 移除时间时序报告
图3中Path_type为min,表示这是一个移除时间检查(或最小延迟时间检查),注意将其与其他SDC命令中的-max和-min选项区分开,并不代表着-max指定的参数就只用于恢复时间检查,也不代表着-min指定的参数就只用于移除时间检查(这取决于工作模式是否为bc_wc模式还是on_chip_variation模式)。
从图3中可以看出,发射时钟选择了5ns时的上升沿而捕获时钟也选择了5ns时的上升沿,在报告的最后给出了时序检查的裕度(slack),在满足时序要求的设计中,裕度应该是正的并且留有一定的余量。
发射时钟和捕获时钟不同
下面来看一个发射时钟和捕获时钟不是同一个时钟的例子。以图4为例,此时reset_sync_ff2_reg触发器的时钟改为clk1,周期为16,如图5所示;而data_out_reg触发器的时钟改为clk2,周期为14,如图6所示。
图4 发射时钟和捕获时钟不同的例子
图5 时钟clk1的波形图
图6 时钟clk2的波形图
根据我们的规则,易知发射时钟的有效沿在8ns、24ns、40ns、56ns...,而捕获时钟需要检查的相应有效沿在7ns、21ns、35ns、49ns...。在进行移除时间检查时,会对最难满足条件的时钟沿时刻组合进行检查,即相隔最小的一组时刻,在本例中为发射时钟在8ns而捕获时钟在7ns时。图6的时序报告证明了这一分析。
图7 移除时间时序报告