1. 为什么28Gbps接口成为互连设计的“分水岭”
做高速硬件设计的朋友一定有这种感觉：系统速率从10Gbps往25Gbps、28Gbps爬升的时候，信号完整性（SI）问题突然从一个“锦上添花”的活儿变成了“决定生死”的硬门槛。10Gbps时代很多可以忍的瑕疵、可以凑合的连接方案，到28Gbps几乎全部失效，设计裕量被压缩到过去的一半甚至三分之一。
先说一个容易被低估的事实：无源互连的损耗，在28Gbps这条速率线上呈现出完全不同于低速时代的表现。拿常见的10Gbps链路来对比，奈奎斯特频率是5GHz左右；但到了28Gbps NRZ，奈奎斯特频率直接推到14GHz；如果是PAM4编码的28Gbps（实际波特率减半），频点也到了7GHz以上。频率升上去之后，铜箔的趋肤效应损耗、介质极化损耗、过孔阻抗不连续、连接器过渡区的寄生参数，每一项都不再是“可忽略”的次要因素，而是直接在眼图上开口子、在误码率上翻跟头的现实问题。
这篇文章想聊的就不只是“损耗有哪些”这种教科书内容，而是结合我在实际项目中遇到的坑，把损耗机制拆解开，再重点说说：在预算有限、不想上昂贵方案的前提下，哪些创新结构能真正撑起28Gbps要求的无源互连传输，哪些“高性价比方案”是真正经过实测验证的可用路径。
顺便说一下，这里讨论的互连对象是广义的——从PCB走线、过孔、连接器到背板、线缆组件，凡是信号从驱动端出来之后到接收端之前经过的“无源路径”，都在讨论范围内。适合正在做高速背板、单板互连、线缆方案选型的朋友参考。你说自己是刚入门SI方向的学生或者转行做高速设计的新人，这篇文章也能帮你把“损耗”这件事在脑子里串成完整链条。
2. 损耗机制拆解：28Gbps链路里每一分贝都去哪了
2.1 导体的趋肤效应损耗，没那么简单
先推导一下最基础的物理事实。高频信号在导体中传输时，电流不是均匀流过整个截面，而是集中在导体表面附近，这个“表面附近”的厚度可以用趋肤深度公式算：
δ = sqrt(ρ / (π × f × μ))
其中ρ是铜的电阻率，约1.72×10⁻⁸ Ω·m；f是频率；μ是铜的磁导率（接近真空磁导率4π×10⁻⁷ H/m）。算一下14GHz时的趋肤深度：约0.55微米。对比1GHz时的约2微米，频率升高后有效导电面积急剧缩小，等效交流电阻增大，几乎与频率的平方根成正比。这直接导致传输线单位长度的导体损耗在高频段显著抬升——在28Gbps链路里，这部分损耗常占总插损的40%~55%。
这里有个第一眼反直觉的点：越粗的走线，高频损耗不一定越低。15密耳（mil）宽的走线和6密耳宽的走线，在低频段直流电阻差几倍，但到了10GHz以上，差别主要在阻抗和寄生参数，导体损耗本身因为面积、周长、蚀刻截面形状的不同会出现交叉点。设计时不要只盯着“加宽走线”来降低损耗，有时候加宽走线改变阻抗后引发新的阻抗失配，反而把回波损耗搞坏了，得不偿失。
铜箔表面粗糙度对损耗的影响，也是一块容易忽略的地方。标准的HTE（High-Temperature Electro-deposited，高温电解）铜箔表面粗糙度可以达到1~3μm RMS，在14GHz下，电流几乎贴着表面走，粗糙表面的“额外路径”会有效增加传输线的交流电阻。业界常用的处理是采用低粗糙度的RTF（反转处理）或VLP（极低粗糙度）铜箔，实测中能比HTE铜箔改善约10%~15%的导体损耗。这种选择不直接增加生产成本，只是材料选型变化，却是真正的高性价比手段之一。
2.2 介质损耗：从Dk/Df看板材选择的背后逻辑
介质损耗正切（Df）在低速时是一个很少有人关心的数字，到了28Gbps就变成一票否决项。单位长度介质损耗的基本表达式是：
α_d = (π × f × sqrt(ε_eff) × tanδ) / c
说白了，介质损耗近似与频率成正比，而且含有板材本身Df的线性因子。这个公式揭示了两个关键点：第一，速率一旦翻倍，单位长度介质损耗近似翻倍；第二，Df相差0.002（从0.004到0.002），在相同频点上介质损耗直接减半，这种差异实测中在长走线上能拉开超过2dB的差距，直接影响链路预算分配。
常规FR4在1GHz时的Df通常在0.018~0.022，到了10GHz就是灾难级。行业内做28Gbps无源互连一般不会全程走FR4，但“完全不用FR4”也不现实——成本摆在那里。更合理的做法是“混合叠层”策略：损耗敏感的高速走线层使用低损耗材料，非高速信号的电源层、控制层、低速总线留在FR4。这种混合叠层在单板成本上只增加20%~35%，却能换来高速链路损耗下降40%以上，是非常典型的“高性价比”。
这里必须提醒一个容易踩的坑：材料的Df是随加工工艺后的树脂固化状态、玻纤布类型而变化的，不是数据手册上的固定值。不同厂家生产出来的号称同型号的材料，实测Df可能相差15%。做设计前期做插损预算时，一定要留出1.5~2dB的“工艺裕量”，不要拿理想值卡线。
2.3 玻纤效应的“隐性损耗”与阻抗波动
玻纤布增强型覆铜板有一个几乎每次都被新手忽略的随机性问题——玻纤编织空隙。铜箔与玻纤布之间有编织窗口（weave window），空隙区域的有效介电常数与玻纤束密集区域明显不同。在28Gbps的差分对的P和N两条走线如果恰好一条落在玻纤束上、一条落在空隙上，两条线的相位延迟就不一致，差分信号内部会出现skew，转换为共模噪声和模式转换，直观表现就是眼图不对称、SSN上升。
这不是传统意义上的“损耗”，但它对链路质量的影响经常比损耗还恼火。处理办法有几个：一是优先选用扁平玻纤布或者开纤布；二是在布线阶段把差分对旋转一个角度（比如10°）让走线相对玻纤网成斜角，削弱周期性影响；三是接受这个随机性，在做仿真时把玻纤分布作为一个error band加进去，不再把它当作一个理想均匀介质。前两个方法实施成本几乎为零，属于纯粹的设计技巧，对高性价比方案来说尤其有价值。
2.4 阻抗不连续：过孔残桩与连接器过渡的真正代价
过孔在低速时代就是个“用来换层的孔”，到了28Gbps，每个过孔都是损耗和反射的集中爆发点。过孔的寄生电容约0.1~0.3pF，寄生电感约几十到几百pH，它会形成阻抗偏低或偏高的局部不连续区域。更严重的是残桩（stub）——从信号层到过孔底端没用到的那段导体，它在某个频点上形成谐振，把能量“吃掉”一大块，具体频点和残桩长度直接相关，可以用四分之一波长原则估算：f_res ≈ c / (4 × L_stub × sqrt(ε_eff))。
比如残桩长度0.3mm，等效介电常数4左右，谐振频率就落在约12.5GHz附近，正好在28Gbps NRZ信号的奈奎斯特频率14GHz附近。这个坑很多项目都栽过——仿真插损明明没问题，样品做出来眼图闭合得厉害，回头查就是过孔残桩没背钻或者背钻精度不够，留了太长的残尾。
连接器同样是重灾区。高速连接器的引脚过渡区并不是一段均匀传输线，它的周边通常还有金属屏蔽壳、塑料绝缘体、焊球等复杂结构。这些结构引入的寄生参数导致局部阻抗跳变，在频率升高时回波损耗极度恶化。很多号称“10Gbps兼容”的老连接器，到28Gbps时S11可能在某些频点掉到-10dB以下，链路预算当场崩掉一半。
2.5 串扰：不要只盯着损耗
在28Gbps时代，损耗是头号敌人，串扰紧随其后。近端串扰（NEXT）和远端串扰（FEXT）的机制不同——NEXT由入射波和反射波耦合形成，主导因素是互容和互感的平衡；FEXT是信号沿传输方向累积形成的，近似正比于耦合长度。对于PCB走线来说，差分对内耦合间距、差分对之间的间距、过孔区域的耦合，这些都需要仔细设计。
领域中容易忽略的串扰路径有三个：一是连接器相邻引脚之间的空间耦合，这部分受限于连接器本身的物理结构，PCB设计者几乎无法改变；二是过孔阵列之间的串扰，尤其是换层密集区的过孔，像是“过孔墙”一样互相耦合；三是电源/地平面之间的谐振腔耦合，信号过孔与电源过孔贴近时容易把噪声注入电源系统。注意，28Gbps下的串扰预算通常要求NEXT和FEXT分别低于-40dB和-35dB，这个余量比10Gbps时代严苛得多。
3. 现有应对手段的局限：传统方法为什么“差点意思”
3.1 背钻技术：有效，但别再吹上天
背钻（Backdrilling）是目前对付过孔残桩最常用的手段，原理很简单：信号过孔只会在某些层有连接，把不需要的那段孔壁上的铜箔钻掉，消除残桩谐振。项目实践中，28Gbps链路几乎默认要求背钻。
但背钻的实际效果严重依赖于两个环节：一是背钻深度控制精度，背钻深度公差通常控制在±50~75μm，如果控制不好，残留的短桩依然会在啁啾频段产生较明显的谐振；二是背钻后的孔壁状态，钻削可能使孔壁粗糙度增大，而且微小的铜残留可能形成“触角”，在高频下等效变成随机驻波源。实际测过几次，背钻做好的链路比不背钻能改善插损约1~3dB，但前提是产线工艺稳定，千万别指望背钻能“救回”所有设计失误。
还有一个容易被低估的问题：背钻的成本并不低。过孔数量多的BGA区域，背钻工序的时间成本与良率损失都不能忽视，有时候为了省成本只背钻最敏感的链路，结果在其余链路上留下隐患。所以背钻是所有解决方案里的“必须项”，但不是“创新项”。
3.2 高端板材：性能好，但价格让人肉疼
Megtron 6乃至更高级别的碳氢类板材在28Gbps确实表现出色，Df能做到0.002以下且稳定性好。这类板材在高速背板、长距离传输场景中有不可替代性，但价格是普通FR4的3~5倍，且加工工艺要求高（压合参数敏感、钻孔与PTH参数范围窄），供应商选择也受限。如果整板都用这类材料，一个12层以上的通信板，光基板材料成本就能让项目预算退出“高性价比”阵营。
那怎么办？“高端板材只在关键链路用”这个思路自然出现，这就是下一部分要重点展开的混合介质策略。业界有一类做法是在标准FR4的叠层里嵌入一到两层高速层，只让损耗敏感的差分走线走这两层，这种方案避免整板材料升级，成本可控，实际效果在适当长度链路内非常可观。关键是要说服PCB厂商接受这种非标叠层——有时候会因为压合匹配问题产生翘曲风险，需要在叠层对称性上仔细设计。
3.3 中继器/均衡芯片：不是“无源”的逃课方案
现在市场上有很多高性能Redriver或者Retimer，能把长距离链路“救”回来，但它们有几个天然短板：功耗、成本、延迟。而且，Redriver本身对无源通道的要求并未降低，它是“补偿”而非“创造”。如果无源互连损耗达到15dB以上，接收端均衡眼宽与眼高余量会非常紧张，即使在芯片端加大CTLE增益，噪声和串扰也会一起被放大，最终依然逃不过误码率指标不合格的结局。
因此，真正稳妥的设计逻辑是：用无源结构做“底子”，把损耗控制在一个均衡器能舒服处理的范围内，而不是把所有压力都压在芯片上。无源通道的优化是整个链路设计中ROI最高的一步。
4. 创新型/高性价比结构：实测可行的几条路
4.1 过孔阵列的“接地围栏”与残桩接近零结构
先说过孔侧。BGA扇出区或者连接器焊盘区的过孔，传统做法是均匀阵列排布，信号过孔周围只放必要的接地孔。到了28Gbps，这种布局在高频段容易形成腔体谐振和过孔间耦合。我试过的做法是：围绕高速差分信号过孔，以四面包围方式布置接地过孔，间距尽可能控制在差分中心距的一半左右，形成“接地围栏”。这个结构的原理是利用接地过孔在相邻平面间形成低阻抗回流路径，抑制平行板谐振，同时将相邻信号过孔间的电磁场隔离。
实测一个8层板上的28Gbps差分过孔，加围栏后，在14GHz附近回波损耗改善幅度约3~5dB，串扰能降6dB以上。这种结构的成本是增加几个过孔，几乎为零，对布板面积的影响也很小，是我在高性价比方案里排第一推荐的做法。
残桩接近零结构则是叠层与走线规划的组合拳：把高速信号放在顶层或者次顶层走线，过孔只需要打通到对应信号层即可停顿，不需要贯穿整个板厚。这种方式对叠层设计的要求较高——信号层位置要尽量靠表面，参考平面必须紧邻。如果叠层本身把高速信号放在中间层，那残桩是不可避免的，只能依靠背钻。这个“叠层决定残桩长度”的意识一定要在项目最早期树立，否则后期无论用什么结构都很难救回。
4.2 无源均衡槽（Passive Equalization Slots）
这个方向可能偏冷门，但在特定场景下实测效果非常好。原理是在传输线参考平面的特定位置开槽（slot），人为引入一个可控的阻抗/谐振结构，使得传输线在一个较窄频带上产生特定的插入损耗“下陷”，从而对因为连接器或者过孔产生的谐振峰值进行“对消”。这种做法和微波滤波器设计里的陷波器类似，直接在PCB平面内实现被动均衡。
项目实例：某链路在11GHz附近因为连接器引脚的周期性结构出现了一个约2dB的插入损耗“尖峰”（也就是S21上翘），直接导致28Gbps PAM4信号的某个子载波频段能量异常，均衡器处理后依然有眼图局部塌陷。通过在差分走线回流参考层上开两个矩形槽，开口长度约1.6mm，位置离连接器引脚过渡区约3mm，这个尖峰被拉平了近1.5dB，而且没有显著恶化低频段插入损耗。
需要注意，这个方案非常依赖全波仿真的精度，盲开槽大概率是帮倒忙。同时槽的形状、尺寸、位置都需要在“参考层”上动手脚——这里说的参考层是紧邻信号走线的那一层完整铜皮，一旦开了槽，该区域下方的其他层如果也有走线，就会引入新的串扰风险。所以这个结构只建议在可预测、仿真充分且风险可控的场景下使用，它确实“低成本”，但也确实“高智商要求”。
4.3 差分过孔的椭圆形反焊盘结构
传统圆形反焊盘在高速差分过孔设计中容易形成过大的电容，让过孔区域的阻抗偏低，尤其是高密度BGA封装下的过孔间距很小，反焊盘之间还会互相重叠，进一步增大寄生电容甚至产生耦合。我实际验证过一种“拉长”的椭圆形反焊盘——在差分过孔差分信号走向的方向上拉长，并在两个过孔之间的平面上保留更多铜。这样做的效果是：降低差分过孔的等效电容，让过孔阻抗往目标值靠拢，同时减弱相邻过孔间的容性耦合。
在一个具体案例中，从圆形反焊盘改为椭圆形反焊盘，过孔区域的最大阻抗偏差从大约20Ω的“凹陷”缩小到7Ω以内，单这一项就让链路的S11在10~16GHz频段平均改善3dB。椭圆形反焊盘的额外成本可以忽略，只是需要在PCB设计工具的封装库里多建一个footprint，在加工层面不增加任何工序。这也是高性价比结构里最“温顺”的改动，特别适合新手驱动起来做验证。
4.4 连接器过渡区的“狗骨”补偿焊盘
连接器焊盘与引脚之间不可避免地存在容性负载，为了补偿这部分电容，一个简便且经典的处理方法是在焊盘引出线上缩减铜宽形成“颈缩”——也就是狗骨（dogbone）形状。这个名字听着可爱，原理其实很硬核：颈部收窄的铜能引入额外寄生电感，用L抵消C，让过渡区阻抗在宽频段内更均匀。
应用于28Gbps级别的高速连接器时，狗骨结构的尺寸需要通过三维电磁仿真仔细校准。例如在某一款高速背板连接器上，标准圆形焊盘+7.5mil宽引出线方案在14GHz时该过渡区S11为-12dB，而采用狗骨结构调整后（颈部长度0.4mm，颈部宽度4.5mil），同一频点的S11降到-18dB，插入损耗在相同频点也减少了约0.4dB。效果可能不算惊艳，但作为一个零成本、纯布局调整的措施，它的性价比其实高于很多高价补偿器件。
在此基础上还可以叠加“焊盘内缩”（pad-in-via）工艺——把连接器焊盘的位置直接内缩到过孔环上，减少过孔到焊盘的短截线长度。这个工艺不是所有PCB厂都能稳定控制，需要和板厂提前沟通，但其对高频过渡区的改善非常明显，扩展阅读时值得关注。
5. 实践案例：一个28Gbps背板链路的“低成本翻盘”过程
5.1 项目初始条件与性能目标
这个项目可以称为“某跨平台高速互连Demo板”。当时要求在一对线卡之间传输28Gbps NRZ信号，板上走线长度约9英寸，再加上两个高速连接器（每个约1.5dB插损）和一个背板（约4英寸），总无源链路长度在14英寸左右。最初按传统FR4叠层、普通圆形反焊盘、全板不背钻方案做，仿真出来的眼图直接V关掉了一片——接收端眼高不到50mV，眼宽不到0.2UI，整个链路预算完全不够。
项目约束也很明确：不能用最高端板材（预算不允许），不能在中途加Redriver（功耗和成本都不允许），PCB层数尽量不加。说白了就是：在现有结构和成本框架内，靠无源互连优化把链路“救活”。
5.2 仿真分析定位出三大损耗主凶
先做全链路仿真拆分，把链路分成三段：发送端连接器到第一块板上走线、与板间连接器、背板走线与背板连接器。逐段看S参数，定位到三个主凶：
第一，过孔残桩问题。板子厚度约2.0mm，高速信号走线层在L2，但过孔从L1贯穿到L10，残桩长度约1.4mm，在12GHz附近明显出现了谐振下陷，直接损失近2.5dB。
第二，连接器焊盘过渡区。厂商提供的模型显示连接器引脚焊盘处S11在13GHz左右约-11dB，这个回波损耗对整条链路的贡献极其“毒辣”。
第三，FR4板材在14GHz下的Df接近0.02，走线长约9英寸+4英寸，算下来介质损耗接近9dB——在插损预算里占比最大。
5.3 针对性的无源结构改造
针对这三个问题按顺序动手：
第一步：改叠层。把高速信号层移动到L1（表层），让过孔从L1打到L3后即可终止，残桩长度从1.4mm降到0.4mm以内。这一步等于是把残桩谐振频率从12GHz推到40GHz以上，让威胁彻底离开工作频带。这个改变不影响其他走线层的电源完整性布局，板厂确认成本增量很小。
第二步：连接器过渡区用狗骨+椭圆反焊盘组合。在连接器的每个差分信号焊盘上进行了狗骨颈缩处理，同时在背面参考层上使用椭圆形反焊盘，让过渡区局部阻抗从偏容性变成更靠近50Ω。这一步可以说是在不改任何外部器件的情况下，把回波损耗裕量抢了回来。
第三步：高速层局部换料。考虑到整体FR4的Df太大，在叠层的L1/L3两层只采用中低损耗材料（Df约0.005），其他层保持FR4。这一步有点“妥协艺术”——既不追求最贵材料，又确保信号关键路径的材料质量可控。
第四步：过孔接地围栏。在每个高速差分对过孔周围加接地过孔围栏，同时顺手把BGA扇出区的电源过孔间距拉开，减少电源过孔对信号过孔的干扰。
最终链路无源插损从约12.5dB降到约9.2dB，回波损耗在奈奎斯特频率处从约-9dB改善到约-14dB。 接收端均衡后的眼图高度从原来不到50mV提升到约135mV，余量已经能覆盖量产工艺波动。
5.4 成本对比：同样的性能，低三倍价格
对照方案采用了“全板Megtron 6+全背钻+高性能连接器”，系统总成本高出约2.8倍。而我们做的优化方案，材料成本增量主要来自两层改进型FR4，加工工艺只需要特别注意背钻（仅对L1-L3的短过孔段不需要背钻），几乎不增加工序。两种方案实测性能差距在10%以内，但价格差距接近3倍。这个项目让我彻底确认了一个判断：28Gbps的互连设计，用好结构设计比堆材料重要得多。
6. 常见问题与排查技巧实录
6.1 插损仿真和实测总是对不上？
很多朋友反馈仿真插损曲线和实测差了1~2dB，排查方向按优先级排序：
一是核对仿真模型里的铜箔粗糙度参数是否与板厂实际使用的铜箔一致。很多仿真软件默认粗糙度为零，这会让仿真曲线在高频段“虚乐观”。实际材料如果是HTE铜箔，14GHz下的额外损耗可能比理想值多出0.5~1.5dB，必须把这个参数带进去。
二是玻纤效应。如果仿真用的是均匀介质模型，而实测板材是常规玻纤布，10GHz以上的插损波动就会出现周期性误差。建议做玻纤级全波模型验证，或者把“玻纤随机分布造成的损耗散差”直接纳进链路预算。
三是过孔建模精度。很多工程师仿真时把过孔当成理想圆柱，但实际激光钻孔形成的过孔存在一定锥度，且孔壁粗粒度影响了高频损耗。用Import实际背钻/钻孔工艺参数重新建过孔模型，通常能明显缩短仿真与实测距离。
6.2 眼图低频好高频差，是不是连接器没选对？
这个现象在28Gbps链路里很常见。先测S参数找一下S11的谐振点：如果在某个频点S11掉得厉害，同时S21的曲线上有尖峰凹陷，多半是连接器过渡区或者过孔短桩的谐振。可以把故障频点代入残桩谐振公式反推，看看换算出的残桩长度是否和电路板叠层相符。
另外手边没有VNA的话，可以用“变链路长度法”来定位——把同一条链路分别截短到不同长度，分别测S21，观察插损随长度的变化斜率是否突变。如果突然有一段斜率变大，那大概率是那段走线上有额外的谐振体。
6.3 PAM4和NRZ对无源互连的要求有什么差异？
同样是28Gbps速率，NRZ的奈奎斯特频率是14GHz，PAM4的奈奎斯特频率是7GHz。PAM4理论上对带宽的要求降低一半，但它对线性度和噪声的容忍度更差，而且PAM4眼图只有三个电平，信号幅度裕量更小。无源互连中的非线性失真（比如连接器的接触非线性）对NRZ的影响可能没那么致命，对PAM4却可能是误码率恶化的根源。
在预算分配上，PAM4链路可以把更多损耗预算放在低频段（反正奈奎斯特降了），但对回波损耗的要求并没有放松——因为PAM4信号对反射引起的码间干扰更加敏感。设计时别以为“PAM4波特率低就随便设计”，最终判断标准还是综合治理后的眼图张开度。
7. 后续与进阶扩展方向
如果你在这个基础上还想继续往更高频段探索，我建议沿着两个方向走：一是56G/112G级别的PAM4链路的介质选择与过孔优化——这里的损耗预算更紧张，介质选型几乎一步错步步错，混合叠层策略需要更精细；二是把无源均衡结构和有源均衡算法放在一起做协同设计，毕竟很多芯片内部的均衡器参数是可以配置的，让无源结构与均衡系数一起优化，能进一步压榨链路余量。
还有一种思路是利用封装基板内的“内嵌无源器件”——在基板层里直接埋入薄膜电阻和电容来构成局部均衡网络，这样能让无源互连的频响更“定制化”。这个方向在高端交换芯片的封装基板上已经有不少工程实践，未来有往通用互连结构渗透的趋势，值得保持关注。就我个人经验来说，28Gbps是一道深度检验“结构设计能力”的分水岭，越快摆脱“堆材料”的思路，越能在成本、性能和可靠性之间找到真正的平衡点。
