简介：这份资源是湖南大学计算机组成与原理实验的完整实践资料，面向计算机科学与技术专业学生及需要巩固硬件基础的开发者，帮助读者在数字逻辑、存储系统、CPU设计与I/O交互等环节完成从理论到动手的落地。压缩包共136个文件，约15.88MB，以bdf、bsf、hdb、cdb等原理图与波形工程文件为主，辅以txt说明、doc报告、rpt与summary结果记录，以及少量qmsg、qsf等工程配置与日志文件，覆盖逻辑门、编码译码、存储器、微程序CPU和输入输出等实验模块。资源已有458人学习下载，包含可参考的完整工程与仿真数据，便于对照实验要求复现电路、核对波形与结果，也能作为课程设计或复习时的排错与结构参考。
1. 计组实验从零到验收：一套能直接参考的完整方案
计算机组成与原理这门课，最让人头疼的不是理论，而是实验。课本上讲得清清楚楚的加法器、寄存器堆、指令流水线，一到动手环节就变成一堆玄学问题：波形图对不上、仿真结果和预期差一位、上板之后数码管乱闪。很多同学在计组实验上花的时间，比前三年所有编程课加起来还多。这套方案要解决的，就是把这个过程从“盲人摸象”变成“有章可循”。它适合正在做计组课设的本科生，也适合需要快速搭出一套可演示 CPU 原型的从业者。整套实验覆盖从基础组合逻辑到单周期 CPU 的完整链路，每个模块都有明确的验收标准，做完就能直接答辩。
2. 需求拆解与技术选型：为什么是这套工具链
2.1 实验到底要交什么
计组实验的交付物通常不是一份报告，而是一个能跑通的工程。这个工程需要包含几个层次的东西：底层是各种功能模块的硬件描述代码，中间是模块之间的连接和顶层封装，上层是仿真验证和上板测试。很多同学一开始就埋头写代码，写到一半发现模块接口对不上，或者仿真通过了但综合报错，这就是需求没拆清楚。
我一般会把需求拆成三条线并行推进。第一条线是功能线，明确每个实验要实现的逻辑功能，比如 ALU 要支持哪些运算、寄存器堆要几个读写端口、存储器容量多大。第二条线是验证线，每个模块写完必须有对应的测试平台，不能等到最后一起调。第三条线是交付线，包括代码规范、注释、报告里的模块框图和仿真波形截图。这三条线缺一条，最后答辩都会被问住。
具体到模块划分，基础实验通常包括：与或非门等基本逻辑门、半加器与全加器、多位加法器、数值比较器、译码器、多路选择器、触发器、寄存器、移位寄存器、计数器。进阶实验则是把这些模块组合起来，做成寄存器堆、ALU、存储器、控制器，最终拼成一个单周期 CPU。每个模块的输入输出端口定义、位宽、时序关系，都要在动手前用表格列清楚。
2.2 工具链选型与理由
工具链的选择直接决定调试效率。常见的组合是 Verilog 作为硬件描述语言，Icarus Verilog 或 ModelSim 做仿真，GTKWave 看波形，Vivado 或 Quartus 做综合与上板。这套组合的好处是：Verilog 语法相对简洁，仿真工具轻量，波形查看器免费且够用，综合工具虽然重但学校实验室通常已经装好。
为什么不选 VHDL？不是 VHDL 不好，而是 Verilog 的类 C 语法对已经学过编程的同学更友好，上手快。为什么不直接用原理图输入？原理图适合展示顶层连接关系，但稍微复杂一点的逻辑就会变成一团乱麻，改一处牵全身。用 Verilog 写模块，改起来只动一个文件，仿真验证也方便。
下面是一个典型的多位加法器模块，用参数化写法支持任意位宽：
// 参数化加法器，WIDTH 默认为 8 module adder #(parameter WIDTH = 8) ( input [WIDTH-1:0] a, input [WIDTH-1:0] b, input cin, output [WIDTH-1:0] sum, output cout ); // 扩展一位用于捕获进位 wire [WIDTH:0] temp; assign temp = {1'b0, a} + {1'b0, b} + cin; assign sum = temp[WIDTH-1:0]; assign cout = temp[WIDTH]; endmodule这段代码的关键点在于位宽扩展。{1'b0, a}把 a 从 WIDTH 位扩展成 WIDTH+1 位，最高位补零，这样加法结果不会溢出。temp[WIDTH]就是进位输出。参数化写法让同一个模块可以例化出 4 位、8 位、16 位加法器，不用重复写代码。仿真时只需要在测试平台里给 a、b、cin 赋不同值，观察 sum 和 cout 是否符合预期。
提示：位宽不匹配是计组实验里最常见的错误来源。两个操作数位宽不同时，Verilog 会自动补零或截断，但补零方向取决于有无符号声明，很容易出玄学 bug。建议所有模块端口都显式声明位宽，仿真时重点检查边界值。
2.3 仿真与上板的取舍
仿真和上板是两回事。仿真通过不代表上板能跑，因为仿真没有考虑门延迟、建立保持时间、信号毛刺。但仿真又是必须的，因为上板调试成本太高，不可能每次改代码都重新综合烧录。
我的做法是：功能仿真必须 100% 通过，才进入综合阶段。综合后的时序仿真如果和功能仿真结果不一致，优先查时钟约束和复位逻辑。上板测试则从最简单的模式开始，比如先让 LED 灯按固定频率闪烁，确认时钟和复位正常，再逐步测试数据通路。这样一旦出问题，能快速定位是哪个环节的毛病。
3. 核心模块设计与实现：从 ALU 到寄存器堆
3.1 ALU 的运算选择与标志位
ALU 是 CPU 的核心运算部件，设计要点有两个：运算功能的选择和标志位的生成。运算功能通过一个操作码控制，常见的有加、减、与、或、异或、取反、左移、右移。标志位至少要有零标志、进位标志、溢出标志、符号标志。
下面是一个简化版 ALU 实现：
module alu #(parameter WIDTH = 8) ( input [WIDTH-1:0] a, input [WIDTH-1:0] b, input [2:0] op, output reg [WIDTH-1:0] result, output zero, output carry, output overflow, output sign ); wire [WIDTH:0] sum = {1'b0, a} + {1'b0, b}; wire [WIDTH:0] diff = {1'b0, a} - {1'b0, b}; always @(*) begin case (op) 3'b000: result = sum[WIDTH-1:0]; // 加法 3'b001: result = diff[WIDTH-1:0]; // 减法 3'b010: result = a & b; // 与 3'b011: result = a | b; // 或 3'b100: result = a ^ b; // 异或 3'b101: result = ~a; // 取反 3'b110: result = a << 1; // 左移 3'b111: result = a >> 1; // 右移 endcase end assign zero = (result == 0); assign carry = (op == 3'b000) ? sum[WIDTH] : (op == 3'b001) ? diff[WIDTH] : 1'b0; assign overflow = (op == 3'b000) ? (a[WIDTH-1] == b[WIDTH-1]) && (result[WIDTH-1] != a[WIDTH-1]) : (op == 3'b001) ? (a[WIDTH-1] != b[WIDTH-1]) && (result[WIDTH-1] != a[WIDTH-1]) : 1'b0; assign sign = result[WIDTH-1]; endmodule溢出判断的逻辑是：加法时，两个操作数符号相同但结果符号不同，说明溢出；减法时，两个操作数符号不同但结果符号与被减数不同，说明溢出。这个判断方法比用进位异或更直观，仿真时容易验证。操作码的位宽决定了最多支持 8 种运算，如果实验要求更多功能，需要扩展 op 位宽。
3.2 寄存器堆的双端口读写
寄存器堆是 CPU 里读写最频繁的部件。典型设计是两个读端口、一个写端口，支持同时读出两个寄存器的值，写入一个寄存器的值。写操作在时钟上升沿触发，读操作是组合逻辑输出。
module regfile #(parameter WIDTH = 8, DEPTH = 8) ( input clk, input rst, input we, input [2:0] waddr, input [WIDTH-1:0] wdata, input [2:0] raddr1, input [2:0] raddr2, output [WIDTH-1:0] rdata1, output [WIDTH-1:0] rdata2 ); reg [WIDTH-1:0] regs [0:DEPTH-1]; integer i; always @(posedge clk or posedge rst) begin if (rst) begin for (i = 0; i < DEPTH; i = i + 1) regs[i] <= 0; end else if (we) begin regs[waddr] <= wdata; end end assign rdata1 = regs[raddr1]; assign rdata2 = regs[raddr2]; endmodule这里有几个设计细节值得注意。复位时把所有寄存器清零，避免上电后出现未知态。写使能 we 控制是否写入，读地址直接作为数组下标，组合逻辑输出。如果实验要求寄存器 0 恒为零，需要在写逻辑里加判断：if (we && waddr != 0)。这个细节在 MIPS 架构里很常见，答辩时容易被问到。
3.3 存储器与控制器接口
存储器模块通常分为指令存储器和数据存储器，或者统一编址。设计要点是地址位宽和数据位宽的匹配，以及读写时序。控制器则是根据指令的操作码和功能码，生成 ALU 操作选择、寄存器堆写使能、存储器读写使能等控制信号。
控制器的实现方式有两种：硬布线控制和微程序控制。硬布线控制用组合逻辑直接译码，速度快但修改困难；微程序控制把控制信号存在控制存储器里，灵活但速度慢。计组实验通常要求硬布线控制，因为更能体现对指令周期的理解。
下面是一个简化的控制器片段，展示如何根据操作码生成控制信号：
module controller ( input [5:0] opcode, input [5:0] funct, output reg regwrite, output reg memread, output reg memwrite, output reg [2:0] aluop, output reg alusrc, output reg regdst, output reg memtoreg ); always @(*) begin // 默认值，避免锁存器 regwrite = 0; memread = 0; memwrite = 0; aluop = 3'b000; alusrc = 0; regdst = 0; memtoreg = 0; case (opcode) 6'b000000: begin // R 型指令 regwrite = 1; regdst = 1; case (funct) 6'b100000: aluop = 3'b000; // add 6'b100010: aluop = 3'b001; // sub 6'b100100: aluop = 3'b010; // and 6'b100101: aluop = 3'b011; // or 6'b101010: aluop = 3'b101; // slt endcase end 6'b100011: begin // lw regwrite = 1; memread = 1; alusrc = 1; memtoreg = 1; aluop = 3'b000; end 6'b101011: begin // sw memwrite = 1; alusrc = 1; aluop = 3'b000; end 6'b000100: begin // beq aluop = 3'b001; end endcase end endmodule这段代码的关键是默认值赋值。组合逻辑里如果不给信号赋默认值，综合工具会推断出锁存器，导致时序问题。每个分支只修改需要改变的信号，其余保持默认。aluop 的编码要和 ALU 模块的操作码对应，regdst 控制写地址来自 rt 还是 rd，memtoreg 控制写回数据来自 ALU 还是存储器。
4. 避坑与常见问题：那些年踩过的血泪坑
4.1 仿真通过但上板不亮
现象：功能仿真波形完全正确，综合也没有报错，但烧录到开发板后数码管不亮或显示乱码。
原因：最常见的是时钟和复位问题。仿真时时钟是理想方波，上板后晶振频率可能远高于仿真频率，导致时序不满足。复位信号如果没做同步处理，释放时可能产生亚稳态。另一个原因是引脚约束文件写错，把信号分配到了错误的物理引脚。
解决：先写一个最简单的分频器，把板载高频时钟降到 1Hz 左右，驱动 LED 闪烁，确认时钟和复位通路正常。然后用示波器或逻辑分析仪抓关键信号，对比仿真波形。引脚约束逐条核对开发板原理图，特别注意时钟输入引脚和复位按键引脚。
4.2 位宽不匹配导致的玄学结果
现象：加法器输入 8 位，输出也是 8 位，但高位结果偶尔出错，或者进位标志时有时无。
原因：Verilog 中两个不同位宽的信号运算时，会自动扩展到较宽的位宽，但扩展方式取决于操作数是否有符号。如果没显式声明 signed，默认按无符号处理，补零扩展。但如果表达式中混用了有符号和无符号，结果可能出乎意料。
解决：所有模块端口显式声明位宽，运算前手动扩展。比如{1'b0, a} + {1'b0, b}这种写法，明确告诉综合工具扩展一位。仿真时重点测试边界值：全 0、全 1、最高位为 1 其余为 0、最低位为 1 其余为 0。
4.3 组合逻辑环路与锁存器
现象：综合工具报 warning 说推断出锁存器，或者仿真时信号出现不定态。
原因：always 块里 if 或 case 没有覆盖所有分支，导致某些输入组合下输出没有赋值，综合工具为了保持上次的值，推断出锁存器。组合逻辑环路则是输出又反馈回输入，形成振荡。
解决：组合逻辑用 always @(*) 块时，开头给所有输出赋默认值。case 语句加 default 分支。避免在组合逻辑里同时读写同一个信号。如果确实需要锁存器，用 always @(enable or data) 显式描述，但计组实验里通常不需要。
4.4 测试平台写得太简单
现象：仿真通过了，但上板后遇到没测试过的输入组合就出错。
原因：测试平台的激励太单一，只测了几组典型值，没有覆盖边界和随机情况。比如加法器只测了 1+1、2+3，没测 255+1、128+128。
解决：测试平台里用循环生成随机激励，或者穷举所有输入组合。对于 8 位加法器，可以写一个 for 循环遍历部分关键值。同时加自动检查逻辑，把实际输出和预期输出对比，不一致就报错并打印当前输入值。这样仿真日志本身就是一份验证报告。
注意：测试平台不需要综合，所以可以用延迟、循环、文件读写等不可综合的语法。把测试平台和设计代码分开文件存放，避免综合时误入。
5. 验收与答辩：怎么证明你的 CPU 真的能跑
5.1 验收标准与自测清单
验收不是看代码写了多少行，而是看功能是否完整、边界是否覆盖、演示是否流畅。我一般会准备一份自测清单，逐项打勾：
| 检查项 | 验收标准 | 验证方式 |
|---|---|---|
| 基础模块 | 每个模块独立仿真通过 | 测试平台日志无错误 |
| ALU 功能 | 8 种运算结果正确 | 穷举操作码，检查标志位 |
| 寄存器堆 | 读写正确，复位清零 | 写入后读出对比，复位后全零 |
| 存储器 | 读写时序正确 | 写入后读出，检查地址边界 |
| 控制器 | 控制信号与指令匹配 | 逐条指令检查信号组合 |
| 单周期 CPU | 能跑通至少 5 条指令 | 上板演示或波形验证 |
| 代码规范 | 模块端口注释完整 | 人工检查 |
这份清单同时也是答辩时的底气。导师问哪个模块，直接打开对应的仿真波形和测试日志，比空口说“我做了”有说服力得多。
5.2 答辩演示的节奏控制
答辩时间通常有限，演示要抓重点。我的习惯是提前准备好一个演示脚本：先展示顶层模块框图，说明数据通路和控制通路的划分；然后打开仿真波形，展示一条典型指令的执行过程，从取指、译码、执行到写回，每个阶段的信号变化指给导师看；最后上板演示，用拨码开关输入操作数，数码管显示结果。
演示时不要从头到尾念代码。导师更关心的是你理解了多少，而不是写了多少。遇到提问，先回答设计思路，再定位到具体代码或波形。如果被问到没考虑过的问题，诚实说“这个点我还没验证，回去补测”，比强行编答案好。
5.3 报告撰写的取舍
报告不是代码的堆砌，而是设计决策的记录。重点写三部分：模块划分与接口定义、关键模块的实现思路、仿真与上板结果。代码可以放附录，正文里只贴关键片段并解释为什么这么写。波形截图要标注关键信号和时刻，不要贴一张全屏截图让导师自己找。
我一般会在报告开头放一张系统框图，用文字描述各模块职责和数据流向。然后每个模块一节，写清楚端口定义、内部逻辑、测试结果。最后是问题与解决，把调试过程中遇到的典型问题和解决方法写进去，这部分往往最能体现工作量。
从那以后我每次做实验，都强制先画框图再写代码，先写测试平台再写设计模块。这个习惯让我少熬了很多夜，也少挨了很多骂。希望这套方案能帮到你，需要完整工程文件和报告模板的，可以按文末方式获取。
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