简介：面向高速数字与电源完整性设计工程师的 Sigrity OptimizePI 操作教程包，聚焦电力输送系统（PDS）中的去耦电容布局与优化。OptimizePI 特有的任务式流程支持预布线与后布局阶段的 PDS 设计优化，基于专有算法综合评估电容 C、ESR、ESL 与成本，帮助在控制物料成本的同时提高电源性能、缩小优化区域。压缩包共 111 个文件、约 9.66MB；内容包括大量 S 参数数据文件、opix 工程文件、spd 结构文件、amm 组件库文件，以及 xml 配置、运行日志和错误记录，适合一边查看教程 PDF 一边对照示例工程进行实操。已有 208 人学习下载。解压后可从零了解 decap 组件库的建立与共享，逐步走通 OptimizePI 优化流程，并复用其中的 S 参数样本、组件库和演示工程，快速迁移到自己的电源完整性项目中，缩短优化设计学习周期并沉淀可复用经验。
1. Sigrity OptimizePI 能干什么:把去耦电容从“经验贴”变成算出来的方案
手里的板子在 20MHz 附近电压纹波超标，你按老经验把 0.1uF 换成 1uF，谐振峰只是挪了个位置，问题没解决，板子还多了一颗料。做电源完整性的工程师多半经历过这种循环：去耦电容不是没加，是不知道哪些位置、哪几个容值组合能在一整段频带里同时压住阻抗。Sigrity-OptimizePI-OptimizePI Tutorial.rar 这类资料对应的模块，就是专门干这件事的：输入 PDN 模型和候选电容，输出一份能落到原理图和 PCB 上的去耦电容方案。
这篇笔记不替你复读教程，而是把教程背后那个“决策过程”拆开讲：PDN 模型怎么组织、目标阻抗怎么定、电容库怎么选、第一轮优化怎么跑、哪些参数决定结果能不能生产。新手按章节顺序能跟下来，熟手可以直接跳到第 5 章看翻车现场。OptimizePI 的价值不在仿真精度，而在把“凭经验贴电容”变成“按目标阻抗自动迭代”——这是电源完整性设计里最值得投入的一环。
2. OptimizePI 的原理与教程前置知识:PDN、目标阻抗与电容模型
2.1 标题里写两遍 OptimizePI，先搞清楚它到底是哪一层工具
网盘里像 Sigrity-OptimizePI-OptimizePI Tutorial 这样命名的压缩包，多半是发布者为了搜索权重或防转存把名字重复了一遍，内容规范性得打开才知道。但更值得先说的是：Sigrity 这个产品家族里带 “Optimize” 的入口并不少，有的优化走线时延，有的优化串扰屏蔽，和电源完整性没有关系。OptimizePI 带的是 PI 后缀，它只处理电源完整性这个领域，输入是已经提取好的 PDN 网络，输出是去耦电容的位置、容值和数量。
很多人第一次接触这个工具，会误以为它是个仿真器，能把整个板子的电源噪声波形算出来。实际不是。OptimizePI 的工作更像一个“带约束的决策器”：它把电源网络、候选电容模型、目标阻抗、布局约束放在一起算，算完告诉你哪些焊盘位置该放什么电容、放几颗、能不能用更少的料达成同样的阻抗曲线。它不强求你自己会做频域分析，但你得知道 PDN 模型从哪里来，否则优化结果就是空中楼阁。
所以学习这类教程的顺序很重要。教程前面一小段必然会介绍模型来源、电源树和电容库，很多新手直接跳过，一上来就点优化按钮，结果跑出一条“看起来很平”的曲线却不敢用，因为不知道它优化的是什么东西。先把“哪一层工具负责抽取、哪一层工具负责决策”分清，后面所有窗口和参数才有意义。记住一个判断：如果某个操作在射频或数字信号仿真里也见过，那大概率不是 OptimizePI 的核心功能；带“Power”字样的网络优化才是它真正该做的事。
2.2 PDN 模型是优化的地基：没有宽带模型，一切优化都是空谈
OptimizePI 计算的是电源分配网络（PDN）从 VRM 输出端到负载端的阻抗特性。这个通路里不只有铜皮和过孔，还包括 BGA 出线、封装走线、去耦电容焊盘，甚至 VRM 输出电容的寄生参数。要把这条通路算准，单靠原理图不可能做到，因为原理图里没有电源层的形状、过孔位置、回流路径这些物理信息。工具真正分析的对象，是从 PCB 或封装模型里提取出来的宽带无源网络，通常表现为 S 参数或者等效 SPICE 子电路。
教程工程里一般已经把这些模型准备好了，你要做的第一步是检查模型挂在了哪些网络上，而不是匆忙开始优化。常见做法是先看三样东西：网络名、模型频率范围、模型参考节点。网络名必须和原理图一致，比如 VCC_CORE 和 VCC_IO 如果被模型里合并成一个网络，优化结果就会“两边打架”；频率范围如果只到 100MHz，那 100MHz 以上的优化结论就不能采信；参考节点选错，整条阻抗曲线都会抬高。
| 输入对象 | 主要影响的频段 | 缺失或错误时的表现 |
|---|---|---|
| 电源层与过孔模型 | 10MHz~100MHz 及以上 | 高频阻抗被低估，优化结果偏乐观 |
| VRM 输出电容模型 | DC~100kHz | 低频目标看似达标，实测纹波仍超标 |
| 负载端封装模型 | 1MHz~100MHz | 中高频谐振峰位置偏移 |
| 去耦电容库模型 | 全频段 | 优化器用错误 ESR/ESL 硬凑，曲线不可信 |
还有一个常见误用：为了“跑得快”，把模型简化成纯理想铜皮加几个过孔。这样做低频段问题不大，到几十 MHz 以上，过孔电感和平面电容效应开始主导，简化模型的误差会直接传导到优化结果里。我的习惯是，在 OptimizePI 之外先单独看一眼 PDN 裸阻抗曲线，确认它和实测或更高精度工具的结果大致吻合，再开始做去耦优化。模型地基不对，后面所有“优化完成”都是自欺欺人。
提示：OptimizePI 是优化决策工具，不是模型抽取工具，别把它当仿真器用。
2.3 目标阻抗不是拍脑袋：一个十几行脚本帮你定起点
去耦优化的核心约束是目标阻抗曲线。目标阻抗的经典估算公式并不复杂：目标阻抗约等于电源电压乘以纹波比例，再除以最坏瞬态电流变化量。这里的关键是“瞬态电流变化量”，不是平均电流，也不是峰值电流，而是负载在极短时间内从低电流跳到高电流的差值。差得越大，目标阻抗就要压得越低，去耦难度也越高。
# 根据电源电压、纹波预算和瞬态电流差估算目标阻抗起点 v_nom = 1.0 # 电源电压，单位 V ripple = 0.05 # 纹波预算，这里是 5% i_transient = 4.0 # 最坏瞬态电流变化量，单位 A z_target = (v_nom * ripple) / i_transient print(f"目标阻抗约为 {z_target * 1e3:.1f} mΩ")这段代码的物理含义很直白：允许的纹波是 50mV，瞬态电流变化 4A，那整个 PDN 阻抗在最坏时刻就不能超过 12.5mΩ，否则负载端的电压跌落会突破预算。实际项目里，你会看到 1V 核电压、30mV 纹波、6A 瞬态电流，算下来就是 5mΩ，这是非常紧的目标，往往需要几十颗 MLCC 加一堆 bulk 电容才能压住。
第一次跑优化时，我不建议直接用这个理论值。原因很简单：理论值是全频段均匀的 mΩ 级目标，真实系统很难在 100MHz 处也做到和 1kHz 处同样低的阻抗。我一般会先按计算值的 1.5~2 倍设一个宽松起点，跑通整个流程后再逐段收紧。这样第一轮优化更容易收敛，你也更容易看清哪一段频带才是真正的瓶颈。教程里如果给你一个“推荐目标阻抗”，先不急着照抄，按自己的电流条件算一遍，往往能得到比教程更合理的起点。
3. 按教程跑通第一轮优化：从打开工程文件到拿到候选方案
3.1 打开工程后的四步预检，把网络名和器件角色先分清
第一次打开 OptimizePI 教程工程时，界面里的网络树和器件列表可能会让你眼花缭乱，但先别急着点优化按钮。我一般会固定做四步预检，每一步都对应一个常见的返工来源。第一步，检查电源树里的网络名称，确保要优化的网络（比如 VCC_CORE）被单独列出，没和别的电源网络共享模型节点。第二步，检查模型的频率范围，确认覆盖到目标时钟频率的谐波；如果教程工程默认只扫到 500MHz，而你的关注点在 1GHz 附近，那高频段的优化结论要打问号。
第三步，区分现有器件和候选器件。教程工程里通常有两种电容：一种已经以固定器件的形式存在，比如 VRM 输出端的 bulk 电容；另一种是候选电容，OptimizePI 可以从这些候选里选择放不放、放多少。如果把现有的固定电容误当成候选，优化器可能会把原本必须保留的 VRM 电容删掉，结果低频段直接崩掉。第四步，检查 keepout 区域是否还在。很多教程工程里预设了禁布区，用来模拟结构限高或走线通道，有人为了“看完整效果”把这些禁布区删掉，优化结果自然会给出一些不可制造的布局。
这四步看着不起眼，但直接影响后面排错的方向。我见过最典型的情况是：新手一上来就点优化，结果网络名称对不上、模型频率范围不够、候选电容列表是空的，优化器几秒钟后给出一个“无可行解”的提示，然后整个人就卡在窗口里不知道下一步做什么。花五分钟做预检，能省掉半小时的无头绪排错。
3.2 电容库与候选料号：ESR、ESL 才是计算的灵魂
电容库是 OptimizePI 里最容易忽略又最影响结果的部分。很多人以为库就是 BOM 清单，把容值和封装填进去就行，实际上库里的关键信息是高频等效模型，即 ESR 和 ESL。一颗 0402 的 0.1uF 电容，不同厂商、不同介质（X5R、X7R、C0G）下的 ESR 和 ESL 差异很大，这会改变自谐振频率和滤波效果。OptimizePI 把每颗候选电容当成一个 RLC 支路来算，R 对应 ESR，L 对应 ESL，C 对应容值，自谐振频率由 LC 决定，谐振点的深度由 ESR 决定。
如果你库里只有容值和封装，没有 ESR 和 ESL，优化器要么报错，要么用一套内部默认值去算。默认值通常偏理想，算出来的阻抗曲线很漂亮，但实际贴到板子上就会发现中高频段差出几个 dB。另一个容易被忽略的是直流偏压特性，X5R 这类高介质常数电容在额定电压附近有效容量可能掉到标称值的一半以下，库里的容量值如果是零偏压下的，优化结果会过于乐观。
我一般会保证库里至少有三类候选：大容量 bulk，比如 22uF 到 100uF，用来压低频；0.1uF 级，负责中频段的谐振抑制；再加 1nF 到 10nF 的小电容，对付几十 MHz 以后的高频凸起。三类都齐了，优化器才有“选择空间”，否则它会拿相邻容值硬凑，曲线看着达标，生产端却拿到一堆不合理的料号。教程里的电容库往往很简单，这不奇怪，它的目的是让你理解迭代逻辑，而不是直接复制到产品设计里。
3.3 第一轮优化的参数与运行顺序：先默认后变量
跑第一轮优化时，我强烈建议你按“先默认、再单变量”的顺序来。教程工程通常给出了一套默认参数，先原样跑一遍，拿到一条“优化前 vs 优化后”的阻抗曲线，然后再单独改一个参数，比如把候选料号种类从 10 改成 4，看曲线怎么变。一次只改一个变量，你才能真正建立起“参数变化 → 阻抗曲线变化”的直觉，这也是教程最该教会你的能力。
| 参数项 | 第一轮建议值 | 说明 |
|---|---|---|
| 目标阻抗 | 按第 2.3 节公式计算值的 1.5~2 倍 | 先求收敛，再逐段收紧 |
| 频率范围 | DC~100MHz 或覆盖目标时钟 3 次谐波 | 范围比实际需求略大，避免边界失真 |
| 候选电容池 | 每个数量级 2~3 个值 | 不要一开始就给 20 个值，种类过多难收敛 |
| 最大器件数 | 当前已用去耦数量再加 20% 左右 | 第一轮留余量，第二轮再压数量 |
| 优化模式 | 布局与取值联合优化 | 如果 PCB 已冻结，则只做取值优化 |
运行过程一般不需要人工干预，OptimizePI 会先做敏感度分析，找出对阻抗影响最大的候选位置，再在这些位置附近做取值迭代。跑完后优先看三样东西：优化前后阻抗曲线对比、敏感度分布图、被“优化掉”的候选电容列表。敏感度高的位置意味着电容放那里能显著拉低阻抗，被优化掉的电容则说明当前设计里存在冗余。
第一轮结果往往不是最终方案，而是一个“可行域”的提示。如果优化后曲线仍然在某个频率段超出目标，先别急着加电容，回头看看这个频率段对应的候选电容库是否覆盖到位。教程练习里经常出现一种情况：10MHz 处超了，但候选库里 0.1uF 和 1uF 之间没有中间值，优化器只能在两者之间来回切换，怎么都压不平。这时候补一个 0.22uF 或 0.47uF 的候选，比盲目加量更有效。
4. 三个真正影响优化结果能否落地的参数与取值逻辑
4.1 限制电容种类数：防止 BOM 里出现一排奇怪容值
第一次跑 OptimizePI 的人，常常会被结果列表里的容值组合惊到：0.47uF、0.68uF、0.82uF、1.2uF、1.8uF 排成一排，每一颗的价值都只在谐振仿真里成立，到了采购和贴片环节全是成本。原因很简单，优化器的目标函数里只有阻抗和约束，没有“物料复用”这个工程维度，如果允许它自由选择容值，它会为每个频段的凹坑单独找一个最合适的值，结果就是料号爆炸。
解决办法是在优化设置里限制“每网络允许的最大容值组合数”。我一般先设 4 到 6 种，跑一次看目标阻抗是否还满足；如果满足，就维持这个限制，因为越少的料号对生产越友好。限制种类数会轻微抬高阻抗曲线，但只要余量还在，这个代价完全值得。另一个配套做法是把候选池本身收窄，不要一上来就放 20 个容值，先放每个数量级一两个，跑通后再按需补。
这里有个容易混淆的点：限制容值种类数不等于限制电容总数量。同一颗 0.1uF 可以并联 10 处，OptimizePI 依然能通过增加并联数量来压阻抗，只是这样会占 PCB 面积和成本。所以第一轮可以先放宽总数量，收紧种类数；第二轮再反过来收紧总数量，看曲线被抬高多少。这个“先保曲线，再保成本”的顺序，比一次把所有约束都压上去更容易得到可用方案。
4.2 目标阻抗分段设置：让大电容和小电容各管一段
目标阻抗不应该是全频段一条水平线，这是新手最容易理解错的地方。真实 PDN 里，不同频段由不同物理结构主导：低频段主要靠 VRM 输出电容和 bulk 电容，中频段靠 MLCC 阵列，高频段靠小容值 MLCC 和电源平面的平面电容。如果给低频段也定一个和 10MHz 处同样低的阻抗目标，优化器会把大量 bulk 电容堆在板子上，成本和面积都失控。
| 频段 | 主导器件 | 目标阻抗设置经验 |
|---|---|---|
| <100kHz | VRM 输出电容、bulk 电容 | 可放宽到中频目标的 2~3 倍 |
| 100kHz~1MHz | 大容量 MLCC | 按主目标收紧 |
| 1MHz~10MHz | 0.1uF~1uF MLCC 阵列 | 这是最常出现反谐振的频段，按主目标 |
| >10MHz | 小容值 MLCC、平面电容 | 若封装模型误差大，先按主目标 1.5 倍放宽 |
分段设置目标阻抗的好处是，每一段都有明确的“责任人”，优化器不会用 bulk 电容去压高频，也不会用小电容去填低频。很多教程工程只给一条水平线，那是为了教学演示，真实项目里我会至少分三到四段。分段时注意相邻频段的交接点，优化器可能会在交接点附近出现阻抗尖峰，跑完后要单独检查这几个频率点的曲线。
如果你手里的 OptimizePI 版本不支持直接编辑分段目标，我会用另一个办法：把全频段目标放宽，然后观察哪段最先超标，针对超标段补充对应数量级的候选电容。这样等于用“瓶颈驱动”的方式间接实现了分段目标，虽然多跑几轮，但每次迭代的目标都很明确，不容易把设计带偏。
4.3 位置优化与取值优化：先放开布局，再锁位置收数量
OptimizePI 里有两种优化逻辑，一种侧重于决定“电容放在哪个焊盘位置”，另一种侧重于决定“现有位置上放什么容值、放几颗”。教程里经常同时演示两者，但实际项目里要用哪个，取决于你的 PCB 处于什么阶段。如果布局还没冻结，焊盘位置还能调，那就联合优化，让敏感度分析帮你找出最优放置区域；如果 PCB 已经基本定型或者改版成本很高，那就只做取值优化，在现有候选位置里挑容值和数量。
我见过不少项目在“PCB 已冻结”的情况下仍然跑联合优化，得到的结果自然要求移动几十颗电容，最终只能手工重新适配，优化器算出来的“最优”完全没落进设计里。反过来，如果板子还处于早期布局阶段，你却只做取值优化，等于主动放弃了位置自由度，结果往往比联合优化多出 30% 的电容数量。
建议第一轮用联合优化，先看敏感度分布，找出哪些区域是“黄金位置”；第二轮把位置锁在这些黄金区域里，只做取值优化，同时收紧最大器件数和容值种类数。两轮叠加，既能得到可生产的方案，也能清楚看到从“位置自由”到“位置固定”之后代价有多大。这个代价是评审时重要的数据，它比一句“我们要加 20 颗电容”更有说服力。
注意：如果为了追求漂亮曲线而取消所有 keepout，优化结果在制造端大概率不可行，这一步省不得。
5. OptimizePI 避坑指南：四种看结果时常见的翻车现场
5.1 曲线在中高频冒出一个尖峰，优化却说已达标
现象：优化后的阻抗曲线大部分频段都在目标线以下，但 80MHz 附近有个窄尖峰，高过目标线一截，你放大看才发现它存在，而优化报告里的“是否达标”标记可能是绿色，因为采样点没落在尖峰顶部。
原因：这类尖峰通常来自并联电容阵列的反谐振，两个自谐振频率不同的电容在某个频点表现出感性和容性互补失败，整体阻抗被抬高。优化器按离散频点采样，如果步长不够密，正好错过这个尖峰，就会误判为达标。
解决：把关心频段内的扫频步长加密，比如在 50MHz 到 100MHz 之间加密采样点，先确认尖峰的真实高度。然后在电容库里补一个介于两个相邻容值之间的中间值，比如现有 10nF 和 22nF 之间补一个 15nF，并检查这个频段附近候选位置是否离过孔太远。尖峰的本质是局部谐振失配，补一颗“过渡容值”通常比增加同容值并联数量更有效。
5.2 优化器给出位置在通道里，板子根本不可行
现象：优化结果建议在某个区域放 0402 电容，但那个区域实际是 DDR 走线通道，布满了差分对和过孔，电容焊盘根本塞不进去。
原因：可放置区域的约束没有设置好。工程里如果保留着 keepout 或禁布区，优化器会绕开；一旦这些约束被删除、缩小或者没有正确关联到目标网络，优化器就会把通道当成可用位置来计算，结果自然不可生产。
解决：回到约束设置里，把所有走线通道、螺丝孔、结构限高区域、已有密集过孔区都划进 keepout；确认优化后的候选位置没有落到禁布区之后，再重新跑一轮。教程工程里往往自带禁布区，很多人为了“看完整结果”把它清掉，这就是自己给自己挖坑。先确认禁布区，再谈优化结果，顺序不能反。
5.3 频率范围很窄但一直报无可行解
现象：优化跑了几秒就弹“无可行解”或“无法收敛”，连优化前后的曲线对比都出不来，反复调整电容库也没用。
原因：无可行解通常不是算法问题，而是约束本身冲突。常见原因有三个：目标阻抗设得比 PDN 裸阻抗还低，这在物理上就无法实现；候选电容种类太少，优化器没有足够的自由度去压低某个频段；网络挂接点选错，VRM 或者负载没有正确连到目标网络上，导致优化器认为这个网段根本无法在目标内完成。
解决：先把所有候选电容清空，只保留现有固定器件，跑一次 baseline，看 PDN 裸阻抗是多少。如果裸阻抗已经高于目标阻抗，那问题不在去耦，而在电源层、过孔或 VRM 模型；如果裸阻抗达标，再把低频段目标放宽到原来的 2~3 倍，给优化器留出可行空间。最后检查网络挂接点，确保 VRM 输出和负载负载端都在同一电源树分支下。按这三步排查，九成以上的“无解”都能定位到具体原因。
5.4 方案列表里出现几十种容值，采购和评审都过不了
现象：优化报表里 1uF 被拆成 0.47uF、0.68uF、0.82uF、1.2uF 等多种组合，每种都有存在理由，但整个 BOM 从 3 种容值变成 18 种，采购和原理图评审都摇头。
原因：目标阻抗曲线过于严苛，同时没有限制最大容值组合数。优化器为了填补每个频段的微小凹坑，会为每处谐振单独选择最优容值，它眼里是“电阻抗”，眼里没有“物料复用”和“供应链成本”。
解决：在优化设置里把每网络最大容值组合数限制在 4 到 6 种，重新跑一轮；同时检查目标阻抗曲线是不是某一两个频段过严，把那段单独放宽 20% 到 30%。如果限制容值种类后曲线抬高不超过目标余量，这个限制就保留到最终方案里。项目里给原理图的一定是“能贴出来”的 BOM，而不是“仿真完美但买不到料”的清单。
6. 把 OptimizePI 结果落进设计流程：验证、导出和 BOM 后处理
6.1 回读验证：把优化方案换成当前器件再仿一遍
OptimizePI 跑出的方案只是“决策建议”，在它变成正式设计之前，我建议做一次回读验证。做法是在同一个工程里，把优化结果中的容值、封装、位置更新为当前已安装器件，重新跑一次 PDN 阻抗分析，然后把这条曲线和优化报告里的曲线叠在一起看。因为两者用的是同一套模型，理想情况下应该高度重合；如果有明显偏移，大多是 ESR 或 ESL 匹配问题，先修正电容库再出 BOM。
回读验证的判断标准很简单：全频段低于目标阻抗，且至少留 10% 余量。不要把目标线卡得刚刚好，实际板材的介电常数、焊盘铜厚、电容的直流偏压特性都会带来额外偏差，留足余量才能避免“仿真过了、实测翻车”。这一步不需要花很多时间，但它能把优化器输出的“理论方案”变成一个“可以交给 Layout 和采购的方案”。做完回读，优化结果的置信度才算真正成立。
6.2 导出 CSV 后，用一个小脚本把料号聚合
OptimizePI 的优化报表一般能导出 CSV 格式，里面包含网络名、位置、料号、容值等信息。但这个表常常是逐颗电容展开的，不适合直接给采购或用于 BOM 对比。我会用 Python 把它按料号和容值聚合一下，快速得到“总用量”和“种类数”，方便判断这个结果是否可控。
import csv from collections import Counter # 从 OptimizePI 导出的 CSV 中统计去耦电容的种类与用量 counter = Counter() total = 0 with open("optimize_result.csv", encoding="gbk") as f: for row in csv.DictReader(f): # 列名按实际导出格式调整，通常包含料号和容值 counter[(row.get("PartNumber"), row.get("Capacitance"))] += 1 total += 1 print(f"去耦器件总数: {total}, 不同组合: {len(counter)} 种") for (part, cap), cnt in counter.most_common(20): print(f"{cnt:4d} x {part} ({cap})")代码的核心是把同一料号、同一容值的电容累计到一起，输出“多少颗、什么料、什么容值”的清单。列名在不同版本里可能叫 PartNumber、Part Type、Capacitance 或 Value，打开 CSV 第一行确认一下再跑就行。我一般会拿这个聚合结果和当前原理图的去耦电容列表做一次对比，看哪些位置新增、哪些位置删除、哪些位置替换值，然后才更新原理图。
做了这么多年电源完整性，我的习惯是拿到任何一份 OptimizePI 教程或练习工程，都不会从头到尾照着点按钮，而是先跑默认、再单变量、最后回读验证。这样每跑完一轮，心里就对“目标阻抗、候选电容、禁布区、容值种类”这几个变量多一层把握。OptimizePI 这个方向确实值得投入，前期花一天把流程跑通，后面每个板子都能省下几轮改板时间。希望这篇笔记能帮你在教程之外，真正理解去耦电容优化是怎么回事。
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