1. 为什么时序收敛总在接口上翻车
做FPGA开发的人大概都有过这种经历：内部逻辑跑个200MHz轻轻松松，时序报告一片绿，结果一上板子跟外部芯片通信就各种抽风——数据偶尔错一位，或者干脆整个链路时好时坏。回头查时序报告，发现内部路径全都满足，问题偏偏出在接口上。这种情况十有八九是Input/Output Delay约束没做对。
很多人写FPGA约束，SDC文件里只有create_clock和几个set_false_path，觉得时序能过就行。但工具默认并不知道你板子上那颗ADC的建立保持窗口是多少，也不知道PCB走线带来了多少延迟。你不告诉它，它就按最乐观的情况去算，最后时序报告好看，板子跑起来却不稳定。Input/Output Delay约束的本质，就是把FPGA外部世界的时序信息“翻译”给综合和布局布线工具听，让它在芯片内部预留出正确的余量。
这篇内容适合已经写过基本SDC约束、但对I/O时序建模还不太有把握的FPGA工程师。我会从约束的本质讲起，把input delay和output delay的计算逻辑拆开，配合具体的系统同步接口场景，把参数怎么算、约束怎么写、常见坑怎么避，一条一条说清楚。读完你至少能做到：拿到一个外部器件的时序手册，能自己算出该写什么约束值，而不是照抄别人的模板。
2. Input/Output Delay约束到底在约束什么
2.1 从“外部世界”的时序模型说起
FPGA内部的时序分析，工具管得了。它知道每个触发器之间的路径延迟，知道时钟树怎么走，所以只要给一个时钟定义，内部路径的建立保持关系它自己能算。但FPGA引脚外面的世界，工具一无所知。外部器件什么时候把数据发出来、数据到达FPGA引脚时相对时钟是什么相位关系、PCB走线延迟多少——这些信息必须由你通过约束告诉工具。
Input Delay和Output Delay就是干这个的。它们描述的是数据信号在FPGA引脚处相对于参考时钟的到达时间关系。注意关键词：在FPGA引脚处。工具会把外部延迟“折算”到引脚上，然后在芯片内部留出对应的时序余量。
打个比方：FPGA内部是一个工厂，引脚是工厂大门。Input Delay就是告诉你，供应商的货车大概什么时候到大门；Output Delay就是告诉你，你的货车从大门出发后，客户要求什么时候收到货。工厂内部的生产排期（布局布线）要根据这些外部时间来调整，才能保证整个供应链不出错。
2.2 Input Delay的物理含义与计算逻辑
Input Delay描述的是：数据从外部器件发出，到达FPGA引脚时，相对于参考时钟边沿的延迟。这个延迟由两部分组成：外部器件的输出延迟（Tco）加上PCB走线延迟（Tpcb）。
对于系统同步接口（即外部器件和FPGA用同一个时钟源），input delay的计算公式是：
input_delay_max = Tco_max + Tpcb_max input_delay_min = Tco_min + Tpcb_min这里Tco是外部器件数据输出相对于时钟的有效时间，Tpcb是板级走线延迟。最大值用于建立时间分析，最小值用于保持时间分析。
为什么最大值管建立、最小值管保持？因为建立时间要求数据在时钟边沿之前足够早到达，所以要看最晚到达的情况；保持时间要求数据在时钟边沿之后足够晚变化，所以要看最早到达的情况。这个逻辑跟FPGA内部时序分析是一致的，只是数据源换成了外部器件。
2.3 Output Delay的物理含义与计算逻辑
Output Delay描述的是：FPGA输出数据到达外部器件时，外部器件对数据到达时间的要求。它同样由两部分组成：外部器件的建立/保持时间要求，加上PCB走线延迟。
对于系统同步接口，output delay的计算公式是：
output_delay_max = Tpcb_max + Tsu (外部器件的建立时间) output_delay_min = Tpcb_min - Th (外部器件的保持时间)注意output delay_min可能是负值，这很正常。因为保持时间要求数据在时钟边沿之后还要保持一段时间，如果PCB延迟很小而保持时间要求很大，就可能出现负值。工具能正确处理负的output delay。
这里有个容易混淆的点：output delay约束的是FPGA输出引脚处的时序，而不是外部器件引脚处的时序。工具会自动把PCB延迟算进去，所以你在写约束时要把Tpcb包含在delay值里。
2.4 两种接口类型的区分：系统同步 vs 源同步
在写约束之前，必须先搞清楚接口类型。系统同步接口是指外部器件和FPGA使用同一个时钟源，时钟的相位关系是固定的。源同步接口是指外部器件随数据一起发送一个时钟（或选通信号），FPGA用这个随路时钟来采样数据。
这两种接口的约束写法完全不同。系统同步接口用set_input_delay/set_output_delay配合create_clock就能搞定。源同步接口则需要用create_generated_clock来定义随路时钟，然后同样用input/output delay来约束，但参考时钟变成了随路时钟。
很多初学者搞混这两种情况，用系统同步的思路去约束源同步接口，结果时序怎么都收敛不了。判断方法很简单：看外部器件有没有单独的时钟输出引脚。有就是源同步，没有就是系统同步。
3. 系统同步接口的约束实战：从手册参数到SDC语句
3.1 一个典型的系统同步输出接口场景
假设FPGA要往一颗外部DAC写数据。DAC和FPGA共用同一个50MHz时钟源，时钟从晶振出来后分别送到FPGA和DAC，PCB上两路时钟走线做了等长处理。DAC的数据手册给出：建立时间Tsu=2ns，保持时间Th=1.5ns。PCB上数据走线延迟范围是0.3ns到0.8ns。
现在要写output delay约束。先确定参考时钟：FPGA输出数据用的时钟是50MHz，周期20ns。然后计算：
output_delay_max = Tpcb_max + Tsu = 0.8 + 2 = 2.8ns output_delay_min = Tpcb_min - Th = 0.3 - 1.5 = -1.2ns对应的SDC语句：
create_clock -name clk_50m -period 20 [get_ports clk_in] set_output_delay -clock clk_50m -max 2.8 [get_ports data_out*] set_output_delay -clock clk_50m -min -1.2 [get_ports data_out*]这里data_out*是输出数据总线的端口名。注意-max和-min要分别写，不能只写一个。
3.2 输入接口的约束计算与写法
再假设FPGA要从一颗外部ADC读数据。ADC同样用50MHz时钟，数据手册给出：Tco_max=6ns，Tco_min=2ns。PCB走线延迟范围0.2ns到0.6ns。
计算input delay：
input_delay_max = Tco_max + Tpcb_max = 6 + 0.6 = 6.6ns input_delay_min = Tco_min + Tpcb_min = 2 + 0.2 = 2.2nsSDC语句：
set_input_delay -clock clk_50m -max 6.6 [get_ports data_in*] set_input_delay -clock clk_50m -min 2.2 [get_ports data_in*]这里有个细节：如果ADC的数据是在时钟下降沿输出的，而FPGA在上升沿采样，那么input delay的参考边沿需要调整。可以用-clock_fall选项来指定参考时钟的下降沿：
set_input_delay -clock clk_50m -clock_fall -max 6.6 [get_ports data_in*]这个选项很容易被忽略，但一旦搞错参考边沿，约束值就完全不对了。
3.3 时钟不确定性对I/O约束的影响
在实际项目中，外部时钟源和FPGA内部时钟之间往往存在抖动和相位不确定性。这些不确定性会吃掉时序余量，必须在约束中体现。
对于系统同步接口，通常用set_clock_uncertainty来建模时钟抖动和相位误差：
set_clock_uncertainty -setup 0.5 [get_clocks clk_50m] set_clock_uncertainty -hold 0.3 [get_clocks clk_50m]这个不确定性会同时作用于内部路径和I/O路径。对于I/O接口，还需要额外考虑PCB走线延迟的不确定性，这部分已经包含在delay_max和delay_min的差值里了。
有个经验值可以参考：如果外部时钟源是普通晶振，setup uncertainty取0.3~0.5ns比较合理；如果是PLL输出的时钟，抖动更小，可以取0.1~0.2ns。具体值要看时钟手册的抖动指标。
3.4 用表格梳理约束参数的计算过程
把上面的计算过程整理成表格，方便对照：
| 参数 | 含义 | 输出接口示例 | 输入接口示例 |
|---|---|---|---|
| Tco/Tsu/Th | 外部器件时序参数 | Tsu=2ns, Th=1.5ns | Tco_max=6ns, Tco_min=2ns |
| Tpcb | PCB走线延迟 | 0.3~0.8ns | 0.2~0.6ns |
| delay_max | 最大延迟 | 0.8+2=2.8ns | 6+0.6=6.6ns |
| delay_min | 最小延迟 | 0.3-1.5=-1.2ns | 2+0.2=2.2ns |
| 参考时钟 | 采样时钟 | clk_50m | clk_50m |
| 参考边沿 | 上升/下降沿 | 上升沿 | 上升沿 |
这张表建议在项目初期就填好，作为约束文件的注释保留。后面如果PCB改版或者换器件，直接改表里的值重新算就行。
4. 源同步接口的约束思路与常见误区
4.1 源同步接口的时钟处理
源同步接口的特点是外部器件随数据一起发送一个时钟信号。这个时钟在FPGA内部需要被定义为generated clock，因为它的相位和频率虽然跟系统时钟有关，但经过了外部器件的输出延迟和PCB走线，已经不是一个理想的时钟了。
假设外部器件输出一个100MHz的随路时钟，FPGA用这个时钟来采样数据。约束写法：
create_clock -name sys_clk -period 10 [get_ports sys_clk_in] create_generated_clock -name rx_clk -source [get_ports sys_clk_in] \ -divide_by 1 [get_ports rx_clk_in]这里rx_clk_in是随路时钟进入FPGA的引脚。create_generated_clock告诉工具：这个时钟是从sys_clk派生出来的，频率相同，但相位关系由外部延迟决定。
然后对数据信号写input delay，参考时钟用rx_clk：
set_input_delay -clock rx_clk -max 1.5 [get_ports rx_data*] set_input_delay -clock rx_clk -min 0.5 [get_ports rx_data*]这里的delay值描述的是数据相对于随路时钟的偏移。如果外部器件是中心对齐（数据在时钟边沿中间变化），delay值大约是半个时钟周期；如果是边沿对齐，delay值接近0。
4.2 源同步接口的常见误区
第一个误区：用系统时钟去约束源同步数据。有些人图省事，直接拿FPGA内部的系统时钟当参考，结果工具按错误的相位关系去算，时序报告完全不可信。
第二个误区：忘记给随路时钟加create_generated_clock。如果不加，工具会认为这个时钟引脚是一个普通数据引脚，根本不会对它做时序分析。
第三个误区：delay值给得太随意。源同步接口的delay值应该根据外部器件的输出时序和PCB延迟来算，不能拍脑袋给一个“差不多”的值。给大了浪费时序余量，给小了板子跑不稳。
第四个误区：忽略随路时钟的抖动。外部器件输出的时钟往往比晶振时钟抖动大，需要在set_clock_uncertainty里体现。一般源同步接口的uncertainty要比系统同步大0.2~0.3ns。
4.3 用set_input_delay的-add选项处理多路数据
有些接口的数据总线会分时复用，或者同一个端口在不同模式下有不同的时序要求。这时候可以用-add选项来叠加多个input delay约束：
set_input_delay -clock rx_clk -max 1.5 [get_ports data_bus*] set_input_delay -clock rx_clk -max 2.0 -add [get_ports data_bus*]-add表示在已有约束基础上追加，工具会取最严格的那个值来分析。这个技巧在多模式接口中很有用，但要注意不要滥用，否则约束会变得难以维护。
5. 约束验证与板级调试的闭环
5.1 时序报告里该看什么
写完约束后，跑一遍综合和布局布线，然后打开时序报告。对于I/O接口，重点看两个部分：Input Delay和Output Delay的时序路径。
在报告里找到以set_input_delay或set_output_delay为起点的路径，检查slack是否为正。如果为负，说明约束太紧或者逻辑延迟太大。这时候不要急着改约束值，先确认约束本身算得对不对。很多时候是约束值给错了，而不是设计有问题。
另外要注意：工具报告的I/O时序是基于你给的delay值算出来的。如果delay值本身不准，报告再好看也没用。所以约束的准确性比时序收敛更重要。
5.2 用虚拟时钟辅助验证
有时候外部器件的时钟并没有直接连到FPGA，但你需要约束I/O接口。这时候可以创建一个虚拟时钟：
create_clock -name virt_clk -period 20 set_input_delay -clock virt_clk -max 6.6 [get_ports data_in*]虚拟时钟没有对应的物理引脚，只用于时序分析。它的周期和相位要根据外部器件的实际时钟来设定。这个技巧在调试阶段特别有用，可以快速验证约束值是否合理。
5.3 板级调试时的实测方法
约束写得再好，最终还是要上板验证。如果板子跑起来数据偶尔出错，可以按以下步骤排查：
第一步，用示波器或逻辑分析仪测量FPGA引脚处的数据和时钟相位关系。实测的建立保持窗口跟约束值对比，看差多少。
第二步，如果实测窗口比约束值差，说明约束太乐观了。需要把delay_max调大、delay_min调小，给工具更多余量。
第三步，如果实测窗口比约束值好很多，说明约束太保守了，浪费了时序余量。可以适当放宽约束，让工具更容易收敛。
第四步，如果实测窗口跟约束值差不多但板子还是出错，那问题可能不在I/O时序上，要查电源、地弹、信号完整性等其他因素。
5.4 一个容易忽略的细节：输出使能信号
对于双向总线，输出使能信号（OE）的时序也需要约束。OE信号的延迟会影响总线的方向切换时间。如果OE切换太慢，可能会出现总线冲突；切换太快，又可能引起信号反射。
OE信号的约束跟普通输出信号类似，但要注意它的参考时钟和delay值。一般OE信号会在时钟边沿之前几个纳秒就有效，确保数据稳定后再驱动总线。具体提前多少要看外部器件的要求和PCB的负载情况。
6. 几个实际项目中踩过的坑
6.1 约束值算对了但方向搞反了
有一次做一个摄像头接口，数据是FPGA往传感器写配置。我按传感器手册算了output delay，写进SDC，时序也过了，但板子上就是配置不进去。查了半天发现：传感器的数据是在时钟下降沿采样的，而我在约束里用的是上升沿。把-clock_fall加上之后，问题立刻解决。
这个坑的教训是：写约束之前一定要确认外部器件的采样边沿。数据手册里通常会写“data is latched on the rising/falling edge of clock”，这一句话决定了你的参考边沿。
6.2 PCB延迟估算偏差导致的余量不足
另一个项目里，PCB工程师告诉我数据走线延迟大约0.5ns。我按这个值算了约束，时序余量留了0.3ns。结果板子跑高温测试时偶尔出错。后来用TDR实测走线延迟，发现实际是0.9ns，比我估算的大了将近一倍。
PCB延迟不能靠估，要么让PCB工程师提供准确的走线长度和介电常数，要么留足够的余量。一般建议按最坏情况估算，宁可约束紧一点，也不要让板子跑在边缘上。
6.3 多时钟域接口的约束遗漏
有个项目里FPGA要跟三颗不同的外部器件通信，每颗器件的时钟频率不同。我分别写了input/output delay约束，但忘了给每个接口单独设置clock uncertainty。结果工具用了一个统一的uncertainty值，导致其中一个接口的时序过于乐观。
多时钟域接口一定要逐个检查：每个接口的参考时钟定义了吗？uncertainty设了吗？delay值算了吗？建议在SDC文件里按接口分块写约束，每块加注释说明对应的外部器件和参数来源。
6.4 约束文件的可维护性
项目做多了会发现，最头疼的不是写约束，而是改约束。一个项目做了半年，SDC文件里几百行约束，自己都忘了哪行对应哪个接口。后来我养成了一个习惯：每个接口的约束块前面加注释，写明外部器件型号、时序参数来源、计算过程。这样即使过了半年再回头看，也能快速定位和修改。
另外，把delay值的计算过程写成注释放在约束旁边，比单独维护一个Excel表格更可靠。因为约束文件和计算过程在一起，改的时候不容易漏。
7. 把I/O约束做成可复用的模板
7.1 按接口类型分类整理约束模板
做多了之后，我把常见的I/O接口约束整理成了几个模板。系统同步输出接口一个模板，系统同步输入接口一个模板，源同步接口一个模板。每个模板里把需要填的参数用占位符标出来，用的时候直接替换。
比如系统同步输出模板：
# 接口名称: [填写] # 外部器件: [填写] # 时钟频率: [填写] MHz # Tsu: [填写] ns, Th: [填写] ns # Tpcb_max: [填写] ns, Tpcb_min: [填写] ns set_output_delay -clock [时钟名] -max [Tpcb_max+Tsu] [get_ports [端口名]] set_output_delay -clock [时钟名] -min [Tpcb_min-Th] [get_ports [端口名]]这样每次新项目只需要填参数，不用重新推导公式。模板里还可以加上常用的clock uncertainty设置，进一步减少重复劳动。
7.2 用Tcl脚本自动计算delay值
如果项目里接口很多，手动算delay值容易出错。可以写一个简单的Tcl脚本，输入Tsu、Th、Tpcb等参数，自动输出SDC语句：
proc calc_output_delay {clk_name port_name tsu th tpcb_max tpcb_min} { set dmax [expr {$tpcb_max + $tsu}] set dmin [expr {$tpcb_min - $th}] puts "set_output_delay -clock $clk_name -max $dmax \[get_ports $port_name\]" puts "set_output_delay -clock $clk_name -min $dmin \[get_ports $port_name\]" }这个脚本虽然简单，但在接口多的项目里能省不少时间，而且避免了手算错误。
7.3 约束检查清单
最后分享一个我每次项目收尾时都会过一遍的检查清单：
- 每个外部接口都有对应的input/output delay约束吗？
- 参考时钟定义正确吗？边沿选对了吗？
- delay_max和delay_min都写了吗？
- clock uncertainty设置了吗？
- 双向总线的OE信号约束了吗？
- 约束值有注释说明来源吗？
- 时序报告里I/O路径的slack都是正的吗？
这个清单看起来简单，但每次过一遍都能发现一两个遗漏。尤其是项目后期改版频繁的时候，很容易改了逻辑忘了改约束。
I/O约束这件事，说难不难，说简单也不简单。核心就一句话：把外部世界的时序信息准确地告诉工具。但要做到“准确”，需要对手册参数、PCB特性、接口协议都有清晰的理解。我自己的经验是，每次写I/O约束之前，先把外部器件的数据手册翻到时序参数那一页，把Tsu、Th、Tco这些值抄下来，再找PCB工程师确认走线延迟，然后才动手写约束。这个习惯帮我避免了很多次“时序过了但板子不跑”的尴尬。
