多重曝光 5纳米芯片 ，为什么不用一次性 用用五纳米的遮挡板一次性曝光呢
这个问题其实问到了光刻最核心的限制：不是"不想一次性曝光"，而是"光学系统做不到"。
为什么不能"一次曝光就刻出5纳米"？
光刻机的分辨率由瑞利判据决定：
CD = k₁ × λ / NA
其中 λ 是光源波长，NA 是镜头数值孔径，k₁ 是工艺因子（物理极限约 0.25）。
以主流浸没式 DUV 光刻机为例：波长 193nm，NA = 1.35，单次曝光的物理分辨率极限只有约 38nm。 这就像你手里只有一支粗头马克笔，无论你多小心，一次落笔就是画不出 5 纳米那么细的线——这是光学衍射的物理定律，不是工艺不够努力。
那多重曝光是怎么"作弊"的？
多重曝光的思路是：把一张密集的电路图拆成几张稀疏的图，分多次印上去，最后叠加成一张密集的。 比如 SAQP（自对准四重图案化）可以把一次曝光的图案密度翻 4 倍。
但这不是免费的午餐，代价极大：
套刻误差累积：每次曝光都要和上一次精确对齐，误差控制在 1~2nm 以内，曝光次数越多，误差叠加越严重，良率暴跌。
工序指数级膨胀：DUV 做 5nm 可能需要 8 次曝光，一道工序变成 8 道，产能从每月 500 片降到 200 片左右。
良率极低：DUV 多重曝光做 5nm，良率可能只有 20% 左右，而 EUV 单次曝光良率可达 90% 以上。
成本翻倍：掩模版数量、设备占用时间全部成倍增长，单晶圆成本可能高出 40%~100%。
那为什么有了 EUV 还要多重曝光？
即便是 EUV（波长 13.5nm），目前主流的 Low-NA EUV（NA=0.33）单次曝光分辨率极限也只有约 13nm，做 5nm 以下仍需要双重甚至多重曝光。 只有下一代 High-NA EUV（NA=0.55，分辨率达 8nm）和更远的 Hyper-NA EUV（NA=0.75，分辨率约 5nm）才能真正实现 5nm 级别的单次曝光。
一句话总结
"一次性用 5 纳米遮挡板曝光"这个想法本身有个误解——遮挡板（掩模版）上的图案可以设计得很细，但光刻机的光学系统能不能把它清晰地投影到晶圆上，是另一回事。 就像你把一张高清照片投到墙上，投影仪分辨率不够，投出来就是模糊的一团。多重曝光是"拆图叠加"的变通方案，而真正的出路是换更短波长的光（EUV）和更大的镜头（High-NA）。
要不要说说台积电和三星当年为什么都押注EUV、而不是继续死磕DUV多重曝光？
这个想法其实已经被试过，而且就是早期光刻里的接触式光刻：
让掩模版直接贴在晶圆的光刻胶上曝光。
但它做不到 5nm，主要有四个问题。
贴着也做不到 5nm
接触式光刻确实能减少衍射，因为掩模和光刻胶之间几乎没有空气间隙。但它的分辨率仍然受光波长限制，通常只能做到亚微米到 1 微米左右，好的情况下也远达不到 5nm。
可以这样理解：掩模版上的图案可以画得很细，但光穿过掩模边缘时仍然会“弯开”，像水波绕过障碍物一样。只要用的是紫外光，这个波动效应就会把边缘糊掉。
晶圆不可能真正“完美贴合”
晶圆表面并不是理想平面。它会有：
微小翘曲；
光刻胶厚度不均匀；
边缘堆积；
灰尘颗粒。
所以即使看起来是“贴在一起”，局部仍然会有微小间隙。这些间隙会让图形变形、分辨率下降。
一接触就会损伤掩模版
掩模版和光刻胶直接接触时，摩擦、粘附、颗粒都会损伤掩模。掩模版寿命会变得很短，可能曝光几十次甚至更少就需要更换。
更麻烦的是，只要掩模上出现一个缺陷，后面所有晶圆都会复制这个缺陷。对于需要几十层、上百层对准的高端芯片来说，良率会直接崩掉。
无法做缩小投影和高精度对准
现代光刻机不是简单 1:1 复印，而是把掩模图案缩小 4 倍甚至更多投影到晶圆上。这样掩模上的图形可以做得更大、更容易制造，缺陷影响也更小。
接触式光刻通常是 1:1，没有高精度投影物镜，也很难逐场做精密调焦、调平和套刻对准。而先进制程需要纳米级的层间对齐，接触式方案做不到。
那有没有“真正贴上去”的办法？
有一种思路叫纳米压印，它不是用光投影，而是像盖章一样把模板直接压进压印胶里。这种方式确实绕开了光学衍射限制，图形尺寸主要由模板决定。
但它也不是简单“贴一下就行”。它面临脱模损伤、缺陷控制、套刻对准、模板寿命和大面积均匀性等问题，目前主要还在存储等特定方向推进，还不能替代 EUV 做高端逻辑芯片的大规模生产。
所以，5nm 不能靠“用 5nm 遮挡板一次性贴上去曝光”解决。掩模版可以画得很细，但光能不能把这么细的图形清晰、均匀、可重复地印到晶圆上，才是关键。现代光刻选择投影式、EUV 和多重曝光，都是在绕开“光会衍射、掩模会损伤、晶圆不完美”这三个硬约束。
要不要说说光为什么会"绕过"掩模边缘、让图形变模糊？这是理解为什么波长决定分辨率的核心。
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