简介：这份PDF是Amphenol ICC的Mini Cool Edge IO（MCIO）连接器与电缆组件技术数据表，面向服务器、数据中心、网络及电信设备的硬件设计与高速互连选型人员。文档围绕0.60mm间距、最高56G PAM4的OverPass方案，介绍小型化插头、直角与侧出线配置、34AWG至30AWG离散/带状电缆等要点，并对应PCIe、SAS、Ethernet等协议场景。包内仅1个PDF文件，约1.25MB，属轻量级选型资料。目录涵盖零件编号选择指南、材料及电气/机械/环境规格、电缆典型参数、38/74/124/148等引脚配置、典型组装配置和信号完整性性能，便于按接口布局与通道数快速筛选。已有896人学习，适合硬件工程师、SI工程师和系统架构人员参考。读者可获取关键规格表、引脚定义与SI数据，用于评估长距离高速信号、板对线及芯片对模块连接的可行性，减少零散查资料的成本。
1. 一份 2018 年的规格书，为什么在 112G 时代被反复调出来
Mini Cool Edge IO（MCIO）这个名字，最近两年在机箱内部互连的选型讨论里被提及的频率，明显高过它刚面世那几年。手头这份 12 页的连接器与线缆组件技术规格书，修订日期停在 2018 年 10 月 10 日，却把今天依然管用的几件事讲清楚了：0.60mm 间距、单通道 56GT/s PAM4 现役、112GT/s PAM4 预留、最高 24 通道、30 到 34AWG 的离散与带状线缆、85Ω 阻抗体系。
它最值得关注的地方，是把「用线缆替代 PCB 走线」这条路线从概念变成了可查的尺寸、力值、弯折半径和插损曲线。芯片侧速率还在往上顶，常规板材和过孔留下的余量越来越薄，机箱里最后那一米的归属正在悄悄换人。这份 PDF 更像一份工程边界说明书，而不是一份新品发布稿。
2. OverPass 路线：把信号从 PCB 上「请下来」这笔账
2.1 从「板上走线」到「架上飞线」，损耗结构换了一套算法
传统高速信号在机箱里的走法，是从芯片封装出来，经 BGA 扇出、内层走线、过孔换层，进板端连接器，再跨背板或 riser 卡到对端。这条路径上，损耗分成两块：铜损随频率的平方根上升，介质损耗基本随频率线性上升。频率翻一倍，介质损耗几乎也翻一倍，板材等级一提再提，成本、层数、加工窗口跟着一起变紧。
MCIO 代表的 OverPass 思路是把这段路径拆开：在芯片附近用一颗薄型连接器把差分对直接引出到线缆，让高速信号尽量少走板材。线缆用的是氟聚合物介质配镀银铜导体，介质损耗角正切远低于常规 PCB 板材，单位长度插损低一个档次。信号从「板内问题」变成「组件问题」，长度这个变量一下子松绑了不少。
这个变化的意义不止于电气指标。它把信号完整性的责任边界往前推了一段：以前是 PCB 工程师在板材、层叠、过孔上做平衡，现在是采购一条能过模板的成品线缆组件，把约束写成规格交付给供应商。责任转移的同时，供应链结构也跟着变，这是后面很多选型逻辑变化的前置条件。
2.2 0.6mm 间距和 25N 抗扭：小型化省下的空间，要用机械余量换回来
0.60mm 间距是这份文档里最硬的数字之一。间距缩到 0.6mm，同样的通道数所占的连接器宽度被压下来，机箱前面板、riser 卡边缘、加速卡侧边这些位置才有落点。但间距缩小不是白拿的，机械侧的代价都写在后面的表里。
抗扭测试上限是每个轴向 25N，插合力分两档：38、50、74 位是 15N 最大，100、124、148 位是 30N 最大。插拔寿命 250 次，接触区用 30µin 以上的硬金镀层，壳体是 UL94V-0 的热塑材料，锁扣用不锈钢。把这几项放在一起看，能读出一个很具体的约束：通道数一多，插合力上限直接翻倍，手工插拔的手感和工具选择都要跟着改。
还有一条常被忽略的：1.57mm 板厚兼容，直指标准 PCIe riser 卡的金手指厚度。这意味着它不只是一个线对线连接器，而是可以卡在既有 riser 卡边缘上，让原本插在板上的卡通过线缆引到机箱别处。这个设计选择让改造既有平台成为可能，而不必为了用它重做整块主板。
2.3 通道阶梯为什么是 38/50/74/100/124/148
位序看着跳跃，其实对应的是很清晰的通道规划。38 位对应 4X 加边带或 6X，74 位对应 8X 加边带或 12X，124 位对应 16X 加边带或 20X，148 位对应 24X，50 位是纯 8X，100 位是纯 16X。带边带的版本用于需要低速管理信号同缆传输的场合，纯数据版本用于通道密度优先的场合。
| 位置数 | 通道配置 | 插合力上限 | 供货状态（文档标注） |
|---|---|---|---|
| 38 | 4X + 边带 / 6X | 15N | 直头、直角、左右出线均有 |
| 50 | 8X | 15N | 2018 Q4 起部分形态，出线形态按需开模 |
| 74 | 8X + 边带 / 12X | 15N | 直头、直角、左右出线均有 |
| 100 | 16X | 30N | 尚未提供，按需 |
| 124 | 16X + 边带 / 20X | 30N | 直头、直角、左右出线均有 |
| 148 | 24X | 30N | 直头、直角有，左右出线按需开模 |
这张表真正的用法是倒推：先确认协议侧的 lane 数，再看要不要边带，然后才定位序。很多项目一上来就要最大位序，最后发现线束宽度和插合力在机箱里根本放不下，这是典型的顺序搞反。
3. 硬指标拆解：56G PAM4 与 85Ω 之间隔着一整套妥协
3.1 速率、阻抗、线规，这三者只能同时满足两个
文档给的速率口径很明确：现役支持 PCIe Gen5 的 32GT/s，以及 56GT/s PAM4，未来可扩展到 112GT/s PAM4，同时兼容 PCIe Gen3/Gen4/Gen5、SAS 3.0/4.0 和 25G 以太网。阻抗这一栏写的是 85Ω，100Ω 标注为「future」。
85Ω 这个数值，是很多做惯 100Ω 差分系统的人第一眼会卡住的地方。它不是笔误，而是这套互连体系从设计之初就站在 85Ω 一侧。把 100Ω 系统的信号硬接到 85Ω 组件上，不会立刻不工作，但会在接合处形成阻抗台阶，反射回来变成插损曲线上的纹波和共模分量。文档里那组 SCD21-SDD21 曲线，衡量的正是差分到共模的转换，对这类不对称最敏感。
线规这一侧同样是个取舍。30 到 34AWG 可选，线越细越好弯、越省空间，但导体截面小了，单位长度损耗上去，能拉的长度就短。文档给出的典型 SI 数据全部基于 1m 30AWG 85Ω 这个条件，读曲线之前先记住这个前提，否则很容易把「1 米能过」当成「任意长度能过」。
| 参数 | 数值 | 备注 |
|---|---|---|
| 阻抗 | 85Ω | 100Ω 为未来选项 |
| 单通道速率 | 56GT/s | 可扩展至 112GT/s PAM4 |
| 额定电压 / 电流 | 30V / 1A 每针 | 定位是信号互连，非供电 |
| 差分对内偏斜 | 最大 10ps/m | 直接影响共模转换 |
| 插拔寿命 | 250 次 | 组件级 |
| 工作 / 存储温度 | 0~80℃ / -20~80℃ | 阻燃等级 VW-1 |
1A 每针这条值得单独说一句。它提醒使用者，这条链路不是拿来送大电流的，辅助供电要走独立的路径。把供电和高速信号混在同一束线里规划，后面往往要在结构上返工。
3.2 弯折半径与 250 次插拔：装配现场的隐性成本
文档里弯折半径写的是线厚的 2.5 倍。离散线 30AWG 厚 0.78mm、每对宽 1.80mm，34AWG 厚 0.55mm、每对宽 1.25mm；带状线 30AWG 厚 0.85mm、12 对宽 27.30mm。这些数字单独看没什么感觉，落到机箱里就是能不能绕过散热器、能不能贴着侧板走的问题。
# 依据规格书线缆尺寸表，估算线束宽度与静态最小弯折半径 # 数据为 85Ω 系列，单位 mm；离散线取 (线厚, 每对宽度)，带状线取 (线厚, 每对宽度折算值) discrete = {30: (0.78, 1.80), 31: (0.72, 1.70), 32: (0.65, 1.56), 34: (0.55, 1.25)} ribbon = {30: (0.85, 27.30 / 12), 31: (0.78, 25.90 / 12), 32: (0.71, 13.80 / 6), 34: (0.60, 12.00 / 6)} BEND_FACTOR = 2.5 # 规格书：弯折半径 = 2.5 × 线厚 def bundle(awg, pairs, kind="discrete"): table = discrete if kind == "discrete" else ribbon t, w = table[awg] width = w * pairs # 简化：按对并排，未计护套与屏蔽余量 r_min = BEND_FACTOR * t # 静态最小弯折半径 return round(width, 2), round(r_min, 2), round(r_min * 2, 2) for awg in (30, 32, 34): # 30/32/34AWG 三种常见规格 for pairs in (4, 8, 16, 24): # 对应 38/50 到 148 位的典型对数 print(awg, pairs, bundle(awg, pairs))这段脚本的作用是在结构设计早期做空间预留。参数含义很直白：awg是线规，pairs是差分对数量，kind切换离散线与带状线两套数据。返回值依次是线束估算宽度、最小弯折半径、最小弯折直径。简化之处在于按对并排累加，实际还要加屏蔽层、护套和捆扎余量，工程上通常再留 20% 到 30%。
失败时看什么？如果算出来的弯折直径塞不进预留空间，先降线规再看通道数，而不是硬压弯曲半径。压过 2.5 倍线厚这个下限，短期可能看不出问题，长期振动或温度循环之后，插损曲线的劣化会变得很难解释——这种问题排查起来相当折磨人。
3.3 那几组 SI 曲线，横轴之外的隐藏前提
文档最后给了四组曲线：1m 30AWG 85Ω 条件下的近端串扰 NEXT、远端串扰 FEXT、差分插入损耗 SDD21、以及 SCD21-SDD21 的模式转换，外加一组上升时间 25ps 的差分阻抗测试。
SDD21 是最常被引用的，看的是幅度随频率的衰减；NEXT 和 FEXT 看的是相邻对之间的耦合强度，通道数越多、线束排布越密，这两项越值得盯；SCD21-SDD21 是差分信号转成共模分量的比例，线对不对称、弯折不对称、端接不对称都会把它推高，而共模分量往往是 EMI 问题的源头。
25ps 上升时间这个条件也有讲究。它对应的是厘米级的空间分辨率，足够把连接器尾部与线缆接合处的局部阻抗台阶分辨出来。换句话说，这组曲线不只是在说「这条线能不能过」，还在说「接合工艺做得怎么样」。
需要提醒的是，这些都是典型样件的典型值，不是最坏情况，也没有覆盖不同线规的横向对比，更没有给弯折后、多次插拔后的劣化数据。拿它做系统链路预算时，业内通常会在结果上再留一段余量，具体留多少取决于机箱内的实际走线和装配一致性。
4. 常见误读：把 MCIO 当成「一根更快的 PCIe 线」会踩的坑
4.1 五个高频误判，从阻抗到料号状态
误判一：MCIO 是 PCIe 专用接口。因为文档里 PCIe 出现频率最高，很容易形成这个印象。实际上它同时列了 SAS 3.0/4.0、25G 以太网、56GT/s 与 112GT/s PAM4，本质是一个通用高速差分载体，跑什么协议由两端芯片和链路训练决定。怎么看：把它当物理层通道，协议栈的事交给控制器，选型时按 lane 数和速率需求对位序，不要按协议名对位序。
误判二：85Ω 接近 100Ω，接上去应该问题不大。这是最容易翻车的一条。阻抗不连续不会让链路立刻罢工，但会带来反射，在插损曲线上形成周期性纹波，同时推高共模分量。文档明确把 100Ω 写成「future」，说明当下这条产品线就是 85Ω 体系。怎么看：先确认对端芯片和板级走线的目标阻抗，如果系统是 100Ω，就要在链路预算里预留这段不连续带来的代价，而不是假设它能被均衡器吃掉。
误判三：位序越大越好，直接上 148 位留余量。148 位对应 24 通道，插合力上限 30N，线束宽度按估算超过 50mm，弯折半径也跟着变大。机箱里预留的那点空间，往往撑不起「留余量」的善意。怎么看：按实际 lane 数选，边带需求单独确认，多出来的通道既是成本也是结构负担。
误判四：料号表里每一项都是现货。表里绝大多数条目看起来格式统一，但括号里藏着状态：50 位和 100 位标注未提供或按需提供，部分左右出线形态标注按需开模。这些括号直接决定交期，而且它们会随版本更新变化。怎么看：料号表要连括号一起读，锁定形态之后第一件事是确认当前模具状态，而不是拿参数表去报价。
误判五：弯折半径 2.5 倍线厚，那就随便折。这是静态最小弯曲半径，是在不施加拉力、不反复弯折前提下测出来的几何下限。实际装配里，线束自重、扎带拉力、侧向挤压叠加之后，局部的实际曲率往往超过这个值。怎么看：结构设计时按静态值再放大一圈使用，动态部位单独评估，别把规格书的下限当成设计目标。
4.2 误判是怎么形成的：把「兼容协议」读成了「等价替换」
这几条误判背后有一个共同根源：把「兼容」读成了「等价」。文档里「compatible with」这个词出现得很频繁——兼容 PCIe、兼容 SAS、兼容多种协议、兼容 1.57mm 板厚。兼容说的是电气和机械上能对接，不等于可以拿它直接替换掉原来那条链路而无需重新做预算。
另一个成因是文档的信息分布。参数表放在前面，料号表放在中间，SI 曲线放在最后，而真正决定能不能用的信息分散在这三处：阻抗在参数表、供货状态在料号表的括号里、真实性能边界在曲线图的测试条件里。只读其中一处，都会得到一个过于乐观的结论。
从行业角度看，这类误读在每一次互连形态切换时都会重演一遍。当年从板对板连接器切到高速线缆组件时也是这样，参数表好看，装进机箱才发现弯折和插合力才是瓶颈。血泪经验往往不是来自电气指标不达标，而是来自机械和环境这些「次要参数」。
5. 谁在受益：服务器与网络设备的机箱内互连正在重排
5.1 最后一米的归属：损耗预算在 PCB 与线缆之间重新分配
这份文档列的应用场景是服务器与存储、高性能计算、数据中心与网络设备、无线基站与射频单元。这几个场景的共同点是机箱内存在一段「不得不长」的连接：芯片到前面板、主板到 riser、主板到背板、加速卡到交换芯片。这一段以前用板材硬扛，现在开始往线缆上挪。
挪过去之后，损耗预算的分配方式变了。以前是板材厂给低损耗等级、PCB 厂给阻抗控制精度、连接器厂给串扰指标，三方各自留余量，最后系统集成时余量已经被吃掉大半。现在这一段被压缩成一个组件规格，责任集中，余量也集中。好处是链路预算更可预测，代价是对组件供应商的依赖度上升，二供导入的门槛也更高。
对做整机的团队来说，这意味着结构工程师要在更早的阶段介入。线束宽度、弯折半径、固定点位置这些以前在详细设计阶段才考虑的细节，现在要在架构阶段就定下来，因为它直接决定了主板布局和风道。
5.2 料号表比参数表更值得读
参数表告诉你这套东西能做什么，料号表告诉你现在能拿到什么。这份文档里，直头、直角、左出线、右出线四种形态乘以六个位序，理论上二十多种组合，实际有货的只是一部分，剩下的一部分标着按需开模，一部分标着尚未提供。
这个结构本身就是一个信号：产品线是分阶段铺开的，先做需求最集中的直头和直角，出线形态按项目需求逐个开模。对使用方来说，选型顺序应该是先确认形态可得性，再谈参数匹配。反过来做，很容易出现方案定了、结构画了、询价时才发现那个形态要开模、周期以月计的局面。
还有一条容易被跳过：文档写明产品规格可能在不预先通知的情况下变更。这不是免责声明式的套话，它意味着你手上的这份 PDF 有版本时效，锁 BOM 之前要对一遍最新修订号。把 2018 年的版本直接当成现行版本用，是一种很常见的踩坑方式。
5.3 112G 窗口期：现在布的线，三年后还够不够用
文档把 112GT/s PAM4 写成「未来可扩展」，这说明设计时已经预留了升级路径，但预留不等于免费。56G 到 112G，频率翻倍，对线缆的要求是同步抬升的：更低的单位长度损耗、更好的对间屏蔽、更严格的偏斜控制。同一根线在 56G 下余量充足，到 112G 可能就贴着模板走。
对现在做平台的团队来说，实际问题是：这一代按 56G 布，下一代换 112G 时，机箱结构和连接器位序能不能复用。从这份文档的结构看，位序体系和出线形态是跨速率共用的，85Ω 阻抗体系也统一，这意味着机械层面的复用性较好。但线缆本身大概率要换规格，这一点在结构预留时必须考虑进去——线束宽度和弯折半径如果卡得太死，换代时连换线的空间都没有。
| 维度 | 56G PAM4 阶段 | 112G PAM4 阶段 |
|---|---|---|
| 单通道速率 | 56GT/s | 112GT/s |
| 插损预算 | 相对宽松 | 显著收紧，长度受限 |
| 线规选择 | 30-34AWG 均有空间 | 偏向更粗线规或更短长度 |
| 机械体系 | 0.6mm 间距位序体系 | 可复用，线缆需重新评估 |
6. 趋势判断：去 PCB 化会走到哪一步
从这份规格书往回看几年，再往前看几年，机箱内的互连正在经历一次不太起眼但很实在的重排。速率每上一个台阶，板材能提供的余量就薄一层，而线缆这条路径的性价比就高一分。MCIO 这类 0.6mm 间距、最高 24 通道的方案，本质上是把「长度」这个变量从板材手里拿走，交给组件去承担。
接下来会怎么走，有三个观察点值得盯。
第一是阻抗体系的收敛。当下 85Ω 是主线，100Ω 标着未来。如果后续真有 100Ω 版本落地，意味着系统侧可以在不改板级设计的前提下接入，这会显著降低导入门槛，也会让现在按 85Ω 做的链路预算需要重算。做长周期平台的团队，值得把这一条写进技术路线图的观察项。
第二是料号体系的铺开速度。现在还有位序和出线形态处于按需开模或未提供状态，这些缺口什么时候补上，直接决定了方案在中低通道数场景的可用性。50 位和 100 位这两个纯数据版本尤其关键，它们对应的是最常见的 8X 和 16X 配置，落地之后选型空间会宽松很多。
第三是 SI 数据的完备度。文档给的是典型样件在 1m 30AWG 条件下的曲线，缺少多线规横向对比和劣化数据。这类数据的补齐，往往是这条产品线从「能用」走向「好设计」的分水岭，因为它让链路预算从拍脑袋变成可计算。
对从业者的建议很具体：架构阶段就把线束宽度、弯折半径、插合力这三项拉进约束清单，别等到结构详设才想起来；选型时先读料号表的状态括号，再读参数表；链路预算时把 SI 曲线当成上界参考而不是保证值。
我自己吃过一次亏。早年做一个机箱内互连方案，参数表看得挺顺，直接按最大位序规划了走线空间，结果结构评审时发现线束转弯半径压不下去，硬压之后样机在高负载下偶发链路重训练，排查了整整两周才定位到弯折处的阻抗变化。从那以后我每次拿到一份新的互连规格书，都强制走一遍同样的顺序：先翻到最后看 SI 曲线的测试条件，再翻回中间看料号表的供货状态，最后才看参数表。这个习惯救过我不止一次。
这份 12 页的规格书，连同里面的位序对照、线缆尺寸和 SI 曲线，我整理进了资料包，需要对照选型或者做链路预算的话，可以拿去翻。希望帮到你。
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