做3kW电源的兄弟应该都有同感：方案选型阶段最纠结的不是“做不做得到”，而是“用哪条路做到性价比最高”。我最近基于小华半导体HC32F334数字电源控制器搭了一套3kW两相交错全桥LLC参考设计，从原理图到满载调试跑了一轮，把整个设计逻辑、参数计算过程、固件控制框架和踩过的坑都整理出来。这篇文章适合正在做通信电源、充电桩辅助电源、服务器电源或储能DC/DC级的工程师，尤其是想把数字电源控制真正落到国产MCU平台上的团队。
先给结论：3kW这个功率段，两相交错全桥LLC搭配数字控制，是既能兼顾效率、纹波、EMI，又能在成本上压得住的一个甜点方案。HC32F334这颗MCU虽然不像传统DSC那样自带完整软件库，但它的高级定时器、高速比较器和ADC同步能力，做数字LLC主控完全够用，而且上手之后会发现可定制程度比老牌方案还高。
1. 为什么是两相交错全桥LLC：选型逻辑和功率分配思路
1.1 3kW这个量级，拓扑选项其实就那几个
3kW不算小功率，也不算大功率，但它卡在一个特别尴尬的位置：单管反激、单管正激根本不现实，LLC半桥能做到，但输出纹波、热分布和磁性元件尺寸会偏紧张。常见的替代选项包括：
- 单路全桥LLC：结构成熟，控制简单，但3kW满载时输出滤波电容的纹波电流很大，需要并联多颗大容量电容，磁性元件体积也大。
- 移相全桥ZVS：软开关特性好，但滞后桥臂的ZVS范围窄，轻载效率掉得快，而且输出二极管反向恢复应力大，非同步整流时代勉强能扛，上同步整流以后对时序要求极高。
- 两相交错全桥LLC：把3kW拆成两个1.5kW支路，两个全桥LLC以90度相位差交错运行，输出纹波互相抵消，满载效率、热分布、磁性件利用率全面占优。
- 三电平LLC：能降开关管电压应力，适合输入电压800V以上的高压场景，3kW低压输入（PFC后400V）反而把简单问题复杂化了。
我做这版参考设计时直接选了第四种思路里的两相交错结构，也就是两条完整的全桥LLC支路并联、相位交错90度。
这里有个关键认知：两相交错不是为了“好看”，它解决的是三个具体问题。第一是输出纹波电流，2路90度交错之后，理想状况下主要纹波频率翻倍、幅值大幅下降，输出电容可以用更小容值，成本和体积都省。第二是热分布，单路3kW的磁性元件和功率管集中在同一片区域，散热设计非常痛苦，拆成两路1.5kW之后热源分散，可以用更小的散热器甚至风道自然冷却。第三是动态响应，两路错开后，负载阶跃时两个变换器可以分时补充能量，输出跌落的深度和恢复时间都会改善。
1.2 交错结构带来的两个直接收益
第一个收益是磁性元件体积。同样的总功率下，单路LLC的变压器需要处理3kW，磁芯至少得选EE55或更大；两相交错后每路只处理1.5kW，选EE42就够，而且两路的谐振电感也可以进一步集成。磁件的表面积和体积是散热的关键约束，拆开后温升分布明显更均匀。
第二个收益是EMI和滤波成本。两路的开关频率相同但相位差90度，输入电流和输出电流中的开关次谐波相互抵消，传导骚扰在主频点处的幅值能低几个dB，输入EMI滤波器可以省一级共模电感或者减小Y电容，这在做认证测试时是实实在在的成本。
有一个容易忽略的问题：交错结构的“频率抖动”特性也变了。单路LLC在load transient（负载瞬态）时频率突变会产生明显的音频噪声，但两路错开之后，总输出纹波相位差恒定，音频频谱的能量分散，听感上比单路安静得多。
1.3 HC32F334在数字电源里到底接什么活
HC32F334属于国产MCU里少见地针对数字电源和电机控制“加料”的型号。它不像通用MCU那样只给几个普通定时器，而是把PWM、比较器、运放、ADC的联动机制做了硬件化处理。我在设计里让它承担了以下职责：
- 产生两路全桥的互补PWM，带死区、带故障刹车。
- 通过PFM调节开关频率，实现LLC闭环稳压。
- 两路频率同步且相位固定差90度。
- 采样输出电压、输出电流、谐振电流过流信号。
- 运行数字PI环路、软启动状态机、保护状态机和通信协议。
- 硬件比较器直接做逐波限流和过压锁定，不依赖软件响应速度。
这颗MCU的核心价值在于外设联动而不是CPU主频。电源环路控制在100kHz开关频率下，单次中断里要完成ADC读取、环路计算、PWM周期更新，留给CPU的裕量很小，HC32F334的硬件外设分担了大量实时性工作，这一点后面章节展开说。
2. 主功率链路设计：从母线参数到谐振槽计算
2.1 系统指标与总架构
做参考设计先要有明确的指标基线。我这边按照典型的通信电源/DC-DC变换器场景设定，输入侧是PFC升压后的直流母线，电压范围取370V到420V，标称400V。输出规格定为48V/62.5A，满载3kW。当然这个架构缩放成24V或者12V输出也成立，只要重新算变压器匝比和谐振参数。
整机架构是：前级PFC输出母线 → 两路交错全桥LLC → 二次侧同步整流 → 输出滤波 → 电压电流采样反馈到HC32F334。两路LLC的输入并联、输出并联，共用一套电压环，电流环做均流调节，两路开关频率由同一个频率基准产生。
具体参数以我实测设计的样机为例：
| 参数 | 数值 | 说明 |
|---|---|---|
| 输入母线标称 | 400V DC | PFC后级 |
| 输入范围 | 370V - 420V | 对应PFC输出电压范围 |
| 输出规格 | 48V / 62.5A | 满载3000W |
| 谐振频率fr | 100kHz | 决定磁性元件设计的基准频率 |
| 开关频率范围 | 70kHz - 150kHz | 软启动及轻载调频范围 |
| 目标满载效率 | ≥96% @ 满载 | 含同步整流损耗 |
| 两路相位差 | 90度 | 恒定交错角 |
这个架构搭起来有个细节要注意：两路的输入母线和输出总线都要尽量短而粗，因为两路PWM的前沿电流脉冲是交替出现的，如果布线不对称，两路的高频电流环路面积不一致，即使相位控制精准，EMI测试结果也会差很多。
2.2 变压器匝比怎么算
LLC变压器匝比是整套设计的“定音锤”。很多新手直接按变比公式求个整数就去绕变压器，结果满载时增益不够，只能往下调频硬顶，效率就废了。正确的做法是考虑最恶劣工况下的最低输入电压和整流管压降。
全桥LLC的输入到输出增益可以简化成：
M = 2 × n × (Vout + Vf) / Vin
其中n为变压器原副边匝比（全桥LLC一次侧是桥式输入，所以等效为半桥计算时分子乘以2），Vf为整流管压降，同步整流时Vf取MOS管的导通压降，一般0.3V左右。Vin取最小值370V、Vout=48V、Vf=0.3V时，为了在最低输入电压下还能稳压，需要Mmax≥1。于是：
2 × n × (48 + 0.3) / 370 ≥ 1 n ≥ 370 / (2 × 48.3) ≈ 3.83
所以变压器原边匝数对副边每半个绕组的匝比至少是3.83。我实际取了n=4.0，留一点余量给满载时的谐振腔增益压降。对应副边用全波整流结构（中心抽头），原边匝数等于副边匝数的4倍。
提示：LLC的增益曲线是先升后降的“山峰状”，设计时一定要确保最低输入电压对应的满载增益点落在曲线的上升沿偏右侧，否则控制环会进入不稳定区域。取匝比4.0以后，400V标称输入时的工作增益约为0.97，处在增益曲线的右侧下降沿上，靠调低频率提高增益；370V输入满载时工作增益约1.04，还留有波动余地。
2.3 谐振参数Lr、Cr、Lm的计算路径
谐振槽的Lr、Cr、Lm三个参数决定LLC的增益曲线斜率、ZVS范围和空载损耗。工程上最常见的做法是基于基波近似法（FHA）计算，然后靠仿真或实测微调。
先算等效负载电阻。对全桥LLC、输出全波整流，折算到原边的等效电阻为：
Rac = (8 × n^2 × Vout^2) / (π^2 × Pout)
代入数值：n=4，Vout=48V，Pout=3000W，Rac = 8×16×2304/(9.8696×3000) ≈ 9.96Ω。这是一个关键值，它代表满载时谐振网络看到的“阻抗”。
接下来设定谐振腔的电感比k = Lm / Lr。k值越大，增益曲线越陡峭，但空载损耗和开关管关断损耗会上升；k值越小，ZVS范围越宽，但变压器原边电感量太小会导致励磁电流偏大。工程上3kW级别一般取k=4到6之间。我这边取k=5。
再设品质因数Q。Q值越大增益曲线峰值越低，满载时工作点越靠近峰值右侧；Q值太大则满载增益不足。参考业界常用值，取Q=0.45比较稳妥（留一定满载调节裕量）。
然后代入谐振频率公式：
Lr = Q × Rac / (2π × fr) = 0.45 × 9.96 / (2π × 100000) ≈ 7.1μH
Cr = 1 / (2π × fr × Q × Rac) = 1 / (2π × 100000 × 0.45 × 9.96) ≈ 355nF
Lm = k × Lr = 5 × 7.1 ≈ 35.5μH
实际制作时Cr取两个180nF的CBB电容并联成360nF，Lr绕到7.0μH，Lm调磁芯气息到35μH附近。这里的精度不需要像实验室仪表那样苛刻，LLC对参数的容忍度比普通谐振变换器宽，但Lm和Lr的比值尽量保住。
2.4 磁性元件与开关管选型的工程权衡
变压器方面，原边用EE42磁芯或者PQ40/40，材质选DMR95这一类低损耗功率铁氧体，频率100kHz下饱和磁感应强度取0.3T以下，原边13匝、副边中心抽头各3-4匝（按4:1变比折算）。导线建议用多股利兹线绕制，原边因为电流有效值接近10A，选0.1mm×100股的利兹线；副边电流高达62.5A，采用铜箔绕组或者并绕多股利兹线，减少高频趋肤效应损耗。
谐振电感单独绕一个磁芯，EE30或者PQ32/30，气隙调Lm时候配套调整。如果想把谐振电感和变压器集成，工艺上会省一点体积，但调试难度会增加，首次做参考设计建议磁性分开。
开关管的选型同样关键。原边全桥四个管耐压取600V或650V的CoolMOS，电流至少20A以上，Rds(on)选120mΩ以下；副边同步整流管是效率大头，48V输出对应耐压120V到150V的MOS，导通电阻越低越好，比如2mΩ到3mΩ级别的贴片封装并联使用，每路至少两个管并联，两路共需四到八个同步整流管。
注意：原边全桥的死区时间不能拍脑袋定，要结合ZVS条件推算。死区太短，MOS管结电容还没充满就开通，导致硬开关；死区太长，励磁电流反向，输出二极管或同步整流管提前导通，效率同样掉。我实测在100kHz附近原边死区取200ns到300ns比较合适，具体要配合PWM死区设置和波形观察微调。
3. 数字控制框架：PFM调频、增益曲线与负载自适应
3.1 LLC为什么调频不调占空比
这是数字电源新手最容易绕不过去的弯。LLC是谐振变换器，能量传递靠谐振网络，输出电压增益不是占空比的单值函数，而是开关频率和谐振频率比值的函数。占空比固定为50%（带死区）时，通过拉宽或收窄频率来改变谐振网络阻抗匹配，效率才能保持在ZVS区域。HC32F334的高级定时器需要支持“周期值直接决定开关频率”的调节方式，这与普通PWM调占空比模式不同。
数字实现时，频率调节的本质是修改定时器的周期寄存器。我用的载波周期和比较值结构：周期寄存器PR更新为新的开关周期值，比较寄存器固定为50%占空比对应的值（扣除死区时间后产生互补信号）。这样一次更新即完成频率切换，不需要软件去翻转IO口，保证相位精度。
3.2 软启动与burst模式的下限频率管理
LLC开环启动时必须从高频开始。原因很简单：启动瞬间母线电压已经建立，如果直接以满载频率切入，谐振腔会出现电压过冲，电流尖峰可能直接触发硬件过流保护甚至炸管。常规做法是从150kHz甚至更高频率开始，逐个周期递减到稳态工作频率，这个“扫频”过程由软件状态机完成。
我在HC32F334固件里做了一个频率滑梯：
- 上电软启动：初始频率150kHz，每个开关周期递减0.05%，直到进入电压环闭环区间。
- 闭环介入条件：输出电压超过设定值的90%，才允许PI环接管频率调节。
- 轻载判断：当输出功率小于额定功率5%或环路计算出的频率高于130kHz时，切换到burst模式。
- Burst模式：以极低占空比的低频脉冲维持输出电压，跳频周期根据输出电容放电时间实时调整，待机功耗能压到1W以内。
软启动的递减斜率要反复标定。斜率太陡，启动电流尖峰大，输出电容充电过快，容易触发OVP；斜率太平，启动时间太长，负载侧的时序告警会误动作。我最终把每个周期的递减率设为0.05%到0.1%之间，配合闭环唤醒电压阈值90%Vout，启动时间控制在20ms以内。
3.3 两路交错相位一致性与均流
两路交错全桥LLC的相位管理是最容易被低估的部分。只给两路都发频率相同的PWM还远远不够，必须保证两路之间的PWM起始相位差严格等于90度（也就是半个开关周期），而且这个相位差不能随负载、温度、频率变化而漂移。一旦相位漂移，输出纹波不但不会抵消，反而可能叠加到比单路还严重的程度。
在HC32F334上实现两路同步的注意事项：
- 两路PWM必须挂载在同一个高级定时器下，由同一个计数器产生相位偏移，才能保证相位差与频率无关。
- 相位偏移值应通过定时器比较值实现，而不是在中断里做延时。中断延时会导致相位差不确定性在几百纳秒级别，高频下纹波抵消效果大打折扣。
- 均流通过副边电流采样反馈实现：主路电压环未饱和时提供频率基准，从路电流环根据输出电流调节自身的频率微偏量（±2%以内），这样两路电流最终会自然收敛到相近值。
4. HC32F334的资源映射与关键外设配置
4.1 这颗MCU的资源画像
HC32F334的具体外设资源按芯片手册为准，从我做系统评估的角度看，它对数字电源设计最重要的价值在于“模拟外设与定时器的联动深度”。与传统通用MCU相比，它把比较器、运放、DAC和高级定时器之间的信号通路做成了硬件直连，可以在几十纳秒内完成断路保护，不依赖软件主循环的响应时间。
我在这版参考设计里重点使用了以下资源：
| 外设资源 | 用途 | 实现要点 |
|---|---|---|
| 高级定时器PWM | 两路全桥互补波形 | 自动死区、周期更新式频率调节 |
| 高速比较器 | 谐振电流过流保护、输出过压保护 | 硬件触发PWM刹车 |
| 内置运放 | 电流采样放大 | 配合分流器或电流互感器 |
| ADC | 输出电压、输出电流、母线电压采样 | 与PWM周期同步触发 |
| DAC | 保护阈值参考电压 | 可程序调节过流阈值，避免每次改电阻 |
| 通信接口 | 上位机监控 | 用于调试参数观测 |
HC32F334的CPU跑数字环路时，主频和算力瓶颈不是主要矛盾，真正的瓶颈是ADC采样时序能否与开关周期对齐。如果ADC在开关管开关动作的瞬间采样，采到的全是尖峰噪声，环路必然不稳定。解决靠定时器同步触发ADC，而不是让ADC自由运行。
4.2 PWM死区、互补输出和故障刹车
全桥LLC需要两对互补PWM，HC32F334的定时器支持死区插入。初始化配置的关键代码逻辑：
/* PWM输出配置示意 */ /* 死区时间设置：按定时器时钟计算获得200ns */ TIMER_SetDuty(TIMER0, 50 - DEAD_ZONE_PERCENT); /* 占空比扣除死区 */ TIMER_EnableComplementary(TIMER0, TRUE); /* 互补输出 */ TIMER_SetBurstMode(TIMER0, TIMER_BURST_DISABLE); /* 正常连续模式 */ /* 故障输入绑定到比较器事件 */ TIMER_EnableFaultInput(TIMER0, FAULT_SOURCE_CMP0, TRUE); TIMER_SetFaultPolarity(TIMER0, FAULT_SOURCE_CMP0, LOW_LEVEL_ACTIVE); /* 周期更新使用shadow register，保证频率切换瞬间无毛刺 */ TIMER_EnablePeriodShadow(TIMER0, TRUE);这里的核心是“影子寄存器”机制——修改周期值时，不是立刻生效，而是在下一个周期边界统一加载。如果每次中断直接改周期寄存器，新老周期的边界处波形会出现半个周期的缺口，这在LLC里是非常危险的，因为谐振电容电压会突变，电流畸变。
故障刹车功能的用法：高速比较器检测到谐振电流超过设定值时，直接将PWM输出拉低，所有功率管关闭。这个动作纯硬件完成，不需要CPU介入，响应时间在几十纳秒到百纳秒级。软件只需要在故障发生后读取状态寄存器、判断故障类型、决定是否重新软启动。整套安全链路是“硬件快刹、软件善后”。
4.3 ADC同步采样与数字环路时序
LLC的闭环控制在数字域里要特别谨慎地设计采样点：
- 输出电压采样点选择在下管导通的中点（输出滤波电容两端电压最平稳的时刻）。
- 输出电流采样点同理，避开开关沿。
- 母线电压采样用于前馈计算，从电压环增益里抵消输入波动。
实现时用定时器的周期寄存器匹配事件触发ADC。例如在PWM周期中点产生一个TRGO信号，该信号连接到ADC注入组触发源。注入组优先级高，可以保证每次切换过程不被其他通道抢占。
ADC读数进入DMA缓冲区后，在控制中断里只做一次读取、运算、写回，不在中断里做滤波。数字环路的基本结构是：
/* 电压环PI + 频率前馈示意（代码仅为逻辑演示） */ void Loop_Control(void) { int16_t err = (uint16_t)Vref - ReadOutputVoltage(); /* 增量式PI，输出为频率调整步长 */ pid.err = err; pid.integral += pid.ki * pid.err; pid.out = pid.integral + pid.kp * pid.err; /* 频率前馈：母线电压越高，频率基准越接近fr */ int16_t freq_tail = pid.out + Feedforward(Vbus); /* 限幅并写入周期影子寄存器 */ freq_tail = CLAMP(freq_tail, FREQ_MIN, FREQ_MAX); TIMER_SetPeriod(TIMER0, FreqToPeriod(freq_tail)); TIMER_UpdateShadow(TIMER0); }中断频率建议设为开关频率的一半，也就是50kHz左右。开关频率高时，如果每个周期都中断一次，CPU占用率会吃掉大部分裕量，而且PI调节的响应速度也不需要那么快，一个周期计算一次PI完全够用。
注意：数字环路最怕的是“采样延时+计算延时+执行延时”的总和超过一个开关周期的一半。此时环路相位裕量骤减，重载下会低频振荡。如果发现输出电压有周期性抖动，先检查控制中断里的执行时间是否超过20μs，以及采样点是否偏移到了开关沿附近。
4.4 保护链路的硬件化设计
数字电源被人诟病最多的就是保护不够快。解决思路是把“快”的部分做在硬件里，“聪明”的部分留在软件里：
| 保护类型 | 实现方式 | 响应速度 |
|---|---|---|
| 原边逐波限流 | 高速比较器+谐振电流采样，超阈值直接关PWM | 硬件级 |
| 输出过压 | 高速比较器+分压采样，超阈值关PWM | 硬件级 |
| 过温保护 | 软件定时读取NTC，超阈值走软关断 | 软件级 |
| 输入欠压/过压 | 软件检测母线电压，禁止启动或关闭 | 软件级 |
| 负载短路 | 输出电流硬件比较器配合PWM刹车 | 硬件级 |
软件侧的保护逻辑放在一个心跳状态机里：正常状态、软启动状态、运行状态、故障锁存状态。任何硬件保护触发后，软件记录故障原因、清空PWM输出、等待2秒冷却后自动重试。如果重试三次仍然失败，则永久锁存并上报故障代码。
5. 调试实录：从开环点亮到满载稳定
5.1 第一步：开环跑波形，确认谐振状态
上电前先不接副边同步整流管，用体二极管充当整流。加载低压母线电压（用调压器前级限制在50V到100V），开环给固定频率，观察谐振电感电流波形和一次侧开关管的Vds波形。这一步能验证三个东西：变压器同名端是否绕对、谐振参数是否落在预期区间、ZVS在轻载时是否成立。
我第一板样机在这里就翻车了：变压器副边中心抽头的同名端搞反，导致两路副边绕组电压反向抵消，输出只剩几个伏特。排查了好几个小时才通过查看波形发现Vds波形和输出电压完全对不上。这个检查一定要在第一轮完成，否则后面所有调试都在错误前提下做无用功。
5.2 频率-增益标定中的意外
开环点灯成功后，把母线升到373V（低端），逐点手动修改PWM频率，从160kHz向70kHz扫，记录不同频率下的输出电压。画出的增益曲线应该与FHA计算趋势一致。我实测发现实际电压增益在满载附近比理论偏低约5%。
排查链路很有意思：
- 先怀疑变压器变比误差，用LCR表量原副边开路电感，比值4.02，没问题。
- 再怀疑匝间电容和漏感耦合导致有效变比下降，但实测Lr和Lm比值与设计一致。
- 最后发现是副边同步整流管暂未接入，改用体二极管整流，其正向压降在62.5A时高达1V以上，折算到原边等效压降远超设计时的0.3V假设。
换上真正的同步整流驱动后，增益曲线恢复了理论值。这个案例说明：计算里的Vf参数在满载高电流下不能拍脑袋取小值，至少要留0.5V到1V的余量，或者根据导通阻抗实测值重新折算。
5.3 交错控制实现后纹波实测没有想象中理想
两路单独立起来后都正常，合在一起交错了，输出纹波却没有预想的“抵消一半”效果。实测波形呈现明显的拍频包络，频率大约2kHz，纹波幅值与单路几乎持平。这是典型的“相位同步失效”表象。
排查过程：
- 硬件层面，用单端探头同时看两路PWM的相位，发现示波器触发基准正常时相位差基本在90度附近，但是两路之间的抖动达到了几十纳秒级别。
- 软件层面，检查DMA中断和主循环里是否有额外的GPIO操作改变了定时器寄存器，发现调试时残留了一行I/O翻转代码，正好在执行时干扰了定时器触发相位。
- 去掉干扰后，拍频包络消失，纹波从之前单路的约80mVp-p降到40mVp-p左右，与理论预估值比较接近。
这个坑提醒我：数字电源调试时尽量避免在PWM中断里做与功率无关的操作，任何额外的寄存器写入或多周期等待都会变成相位噪声源。
5.4 满载热测试与效率点
满载60分钟热测试记录如下：
| 测量点 | 温度（稳态） | 备注 |
|---|---|---|
| 原边MOS管基板 | 82°C | 风道1.5m/s |
| 变压器外壳 | 96°C | 需要加强散热 |
| 谐振电感外壳 | 88°C | 气隙损耗偏高 |
| 副边同步整流MOS | 79°C | 并联结构有效 |
| 控制板MCU | 58°C | 正常 |
满载效率实测95.8%，未做同步整流时序微调前是94.2%，时序优化后提升了1.6个百分点。同步整流管提前关闭造成的体二极管导通损耗在满载下非常可观，这里用HC32F334的定时器比较值做了一个提前关断窗口，窗口宽度按负载电流动态调整。
6. 给后来者的几个关键建议
把这次3kW两相交错全桥LLC参考设计完整跑下来，几个经验想直接送给后来者：
第一点，匝比和增益余量必须留够。LLC最大的坑是“负载一重频率就往低频压”，压到最低频率仍然稳不住电压，这是因为增益曲线设计得太紧。取匝比时宁可选大0.1到0.2，让满载增益点在曲线右侧多留一点空间，效率损失其实很小，但稳定性提高一大截。
第二点，同步整流死区绝对值得花时间调。很多人觉得LLC的效率主要由变压器和谐振参数决定，忽略了同步整流时序。我实测调优同步整流窗口宽度前后，效率相差1%到1.5%，在3kW功率下就是30到45W的损耗差异，这个收益比换一个更贵的磁芯来得明显。
第三点，数字环路的中断代码要控制执行时长。HC32F334的算力做PI计算绰绰有余，但中断里如果做浮点运算、打印日志、查询多个状态标志，很容易拖到20μs以上。我给控制中断设置了执行时间预算：ADC读取、PI计算、周期更新、相关标志清除，全部控制在10μs以内，确保控制频率的抖动小于5%。
第四点，交错相位同步要看到最终输出纹波才算数。示波器看两路PWM相位差只是必要条件，不是充分条件。最终要测输出端的残余纹波，如果相位同步真的到位，纹波频率应该是开关频率的两倍，而且幅值明显低于单路。如果没看到这个结果，说明还有某个环节在偷偷破坏相位关系，不要轻易放过。
第五点，保护链路的阈值不要只靠计算，要用实际波形标定。谐振电流过流阈值我最早按理论峰值电流的1.5倍设置，结果在输出短路时仍然触发太慢，原因是谐振电容的瞬态电压叠加造成电流上升斜率比计算值高很多。后来直接把阈值降到理论值的1.2倍，同时在原边串入一个交流互感器做高频分量检测，短路保护才算真正可靠。
这版参考设计还有一个可以继续扩展的方向，就是把PFC级也纳入同一颗HC32F334控制，做成完整的“PFC+LLC”单芯片数字电源方案，通信协议、参数存储、在线升级都能统一管理。如果后面有机会，我会把PFC部分的交错控制、母线电压前馈和轻载能效优化再单独写一篇，把这些经验完整地沉淀下来。
