简介：这份AD9513中文数据手册PDF面向从事高速数据采集、无线通信与精密仪器设计的硬件工程师，聚焦低抖动、低相位噪声时钟分配与分频方案，可用于器件选型、时钟树规划及电路调试前的资料查阅。文档围绕三路可编程输出展开，说明差分时钟输入、1至32整数分频、LVDS与CMOS两种输出模式，并给出附加输出抖动、最高11.6ns时间延迟、32引脚LFCSP封装及3.3V供电等关键参数。正文还覆盖主要特点、技术规格、应用领域与配置控制，细到输入共模电压、差分输出电压、输出高低电平、传输延迟及温度变化率等指标。资源包仅含1个PDF文件，大小约1.52MB，篇幅集中，便于按章节检索。已有399人学习，适合需要核对分频比、相位选择、粗延迟微调与输出电平配置的读者，也可作为ADC/DAC、DDS、收发器及时钟分配电路调试时的参数对照依据。
1. 一颗芯片里的三种延时：为什么 AD9513 的分频器不只是一个计数器
AD9513 中文数据手册翻开来，是一颗三路输出、延时量可调的 800MHz 时钟分配芯片：1.6GHz 差分时钟输入，三路 LVDS/CMOS 输出，每路自带 1~32 的整数分频器，其中一路还额外挂了一个能推到 11.6ns 的模拟延迟块。多数人第一眼会停在「300fs rms 附加抖动」这个数字上，却容易忽略同一份资料里另一组差了一个数量级的抖动值——延迟块本身就贡献 0.71~2.8ps rms。同一颗片子，凭什么一条路径干净得像根线，另一条路径却主动往信号里掺噪声？把分频器相位、模拟延迟块、四态逻辑引脚这三层机制的分工理清，这个问题自然就散了，也就能理解为什么有些延时非要做在模拟域，而不能丢给后级数字逻辑去凑。
2. 抖动与相位噪声：300fs rms 这个数字究竟约束了什么
时钟分配芯片的规格表里，最容易读错的两栏就是相位噪声和时间抖动。它们描述的是同一个物理事实的两个侧面：频域看是载波两侧散开的功率裙边，时域看是过零点在理想位置附近来回晃。AD9513 的规格把这两件事分开列，是因为工程上必须分开用——做射频链路的人按 dBc/Hz 排预算，做数据转换的人按 fs rms 排预算，中间的换算关系必须自己心里有数，否则很容易出现「指标都满足、系统就是不出数」的局面。
2.1 从一条相位噪声曲线读出时间抖动
手册里 CLK=622.08MHz、分频比=1、输出同为 622.08MHz 的那组数据，从 @10Hz 偏移的 -100dBc/Hz 一路压到 >10MHz 偏移的 -148dBc/Hz。dBc/Hz 的定义是 1Hz 带宽内的噪声功率与载波功率之比取对数，所以这条曲线本质上是一条功率谱密度曲线，近端陡、远端平，形状由芯片内部振荡器、分频器、输出缓冲的热噪声和闪烁噪声共同塑造。
相位抖动就是这条曲线下面的面积。工程上常用的近似换算是先对单边带相位噪声做双边积分，再除以角频率，得到 rms 时间抖动：
t_j(rms) ≈ sqrt( 2 · ∫ 10^(L(f)/10) df ) / (2π · f0)其中 L(f) 是偏移 f 处的相位噪声值，f0 是载波频率。积分上下限决定了你算出来的抖动有多大——只积到 1MHz 和积到 20MHz，结果能差出两三成，这也是同一颗芯片在不同厂家嘴里抖动值打架的根源之一。手册给出的抖动值一定对应某个明确的积分带宽，看数据时务必先把带宽对齐再比。
import math # 手册给出的附加相位噪声：CLK=622.08MHz，分频比=1，输出 622.08MHz offset_hz = [10, 100, 1e3, 1e4, 1e5, 1e6, 1e7] l_dbc = [-100, -110, -118, -129, -135, -140, -148] def pn_to_jitter(offset, l_dbc, f0): """按对数频率分段做矩形积分，得到 rms 抖动（秒）""" total = 0.0 for i in range(len(offset) - 1): f_lo, f_hi = offset[i], offset[i + 1] # 段内取两端较差的一侧当常数，偏保守，避免低估 l = max(l_dbc[i], l_dbc[i + 1]) total += 2 * 10 ** (l / 10) * (f_hi - f_lo) # 双边积分 return math.sqrt(total) / (2 * math.pi * f0) f0 = 622.08e6 print(f"{pn_to_jitter(offset_hz, l_dbc, f0) * 1e15:.0f} fs rms")这段代码跑出来是一百多飞秒的量级，和手册标称的 300fs rms 处在同一档。差值来自两处：一是积分只做到了 10MHz，远端那条 -148dBc/Hz 的尾巴没算进去；二是分段矩形积分本身偏保守。参数上唯一需要小心的是f_hi - f_lo——它是线性频率差，不是对数差，写成log10(f_hi/f_lo)就全错了，因为功率谱密度是对频率积分，不是对频率的对数积分。
2.2 「附加」两个字才是这颗芯片的真实贡献
规格表里反复出现的词是附加相位噪声、附加时间抖动，而不是相位噪声、时间抖动。这两个词差了一个减号：附加量指的是扣掉外部时钟源本身贡献之后，剩下的那部分。测试时先测源，再测经过器件之后的输出，两者做功率相减，才得到器件自己的份额。
这个定义直接决定了预算怎么排。假设时钟源本身抖动 200fs，AD9513 附加 300fs，两者互不相关，系统总抖动按平方和开根：
import math src, add = 200e-15, 300e-15 total = math.sqrt(src**2 + add**2) print(f"{total*1e15:.0f} fs rms") # 约 361 fs rmssrc是源的单边 rms 抖动，add是器件附加抖动，两者单位必须统一到秒。这个平方和公式成立的前提是两路噪声统计独立，实际系统里如果源和器件共用电源、共用地平面，相关性会让结果偏离公式，所以布局阶段的地平面处理不是可选项。
结论很直白：如果源本身已经脏到 2ps，你在这颗芯片上纠结 300fs 还是 350fs 毫无意义；反过来，源干净到几十飞秒时，分配器的附加抖动就成了整个系统抖动预算里的大头。选型时先看源，再看分配器，顺序反了就是白花钱。
2.3 300fs 落到采样时钟上还剩多少信噪比
数据转换器的采样时钟抖动会直接调制采样时刻，等效于给输入信号叠了一层相位误差。常用的换算是
SNR_jitter(dB) ≈ -20 · log10( 2π · f_in · t_j )其中 f_in 是被采样信号的频率，t_j 是 rms 抖动。按 300fs 代入，能得到一组很能说明问题的数字：
| 输入信号频率 | 抖动单独决定的 SNR 上限 | 说明 |
|---|---|---|
| 10MHz | 约 94.5 dB | 抖动远不是瓶颈 |
| 100MHz | 约 74.5 dB | 开始逼近高分辨率转换器 |
| 240MHz | 约 66.9 dB | 已成主要限制项之一 |
| 500MHz | 约 60.5 dB | 抖动的约束开始压过量化噪声 |
注意这只是抖动一项贡献的上限，实际 SNR 还要和量化噪声、转换器自身孔径抖动做平方和叠加，最终值只会更低。所以高频采样的系统里，300fs 是个实打实的硬指标，而不是宣传口径——它意味着你在 240MHz 中频上光抖动就吃掉了十几个 dB 的动态范围余量。
提示：算这类预算时，f_in 用中频或输入信号的真实频率，不要用采样率；用采样率算出来的数字会好看很多，但不对。
3. 分频与相位选择：粗延时是怎么靠「多等几个时钟周期」实现的
同一颗芯片里存在两种完全不同的延时手段：一种靠数字分频器的相位字，分辨率是一整个输入时钟周期，量程大、几乎不添抖动；另一种靠模拟延迟块，分辨率是皮秒级、量程到纳秒级，代价是引入额外抖动。手册把前者叫相位选择、把后者叫延迟调节，命名上就暗示了两者的定位差异。相位选择在所有分频器上都存在，延迟块只有 OUT2 独享。
3.1 分频器的本质：先分频，再决定从第几个周期开始输出
分频比为 N 的分频器，输出周期就是 N 个输入时钟周期。所谓相位偏移，是在同步事件之后，让这个分频器多等 k 个输入时钟周期再开始输出。k 就是相位偏移字。因为等待的粒度是输入时钟的周期 tCLK，所以相位偏移能做到的延时分辨率就是 tCLK，而它的量程取决于 k 能取多大——手册里写得很清楚：最大独特相位偏移小于分频比，最高相位偏移为 15。
这句「最大独特相位偏移小于分频比」是关键。分频比为 4 时，相位 0、1、2、3 给出四个互不相同的相对相位，而相位 4 等价于相位 0（即 360°），没有意义。所以相位字的有效范围被分频比本身钳住了：分频比越小，能用的相位档位越少；分频比大于 16 之后，受最高相位偏移 15 的限制，档位反而封顶在 16 个。
3.2 相位步长与度数换算
把相位字换算成角度，只需要一步除法：
def phase_step_deg(div_ratio): """一个相位字对应多少度电角度""" return 360.0 / div_ratio def phase_to_delay_ps(phase_word, t_clk_ps): """相位字换算成绝对延时（皮秒）""" return phase_word * t_clk_ps t_clk = 1e12 / 622.08e6 # 622.08MHz 对应的输入周期，约 1607 ps for div in (1, 2, 4, 8): step = phase_step_deg(div) print(f"分频={div} 步长={step:.1f}° ", f"相位1对应 {phase_to_delay_ps(1, t_clk):.0f} ps")div_ratio是分频比，取值 1~32 的整数；t_clk_ps是输入时钟周期，单位皮秒，由输入频率决定。跑出来的结果说明了一个容易被忽略的事实：相位字带来的延时绝对值只跟输入周期有关，跟分频比无关；分频比只改变这个延时的相位含义（占输出周期的比例）。分频比 4、输入 622.08MHz 时，一个相位字等于 90° 电角度、1607ps 绝对时间；换成 8 分频，角度步长减半，绝对时间一点没变。
这个特性非常有用。需要把几路同源时钟错开一个小的固定时间差（比如让几个通道轮流采样，避开同时翻转的电源噪声）时，用相位字就够；需要精确到皮秒再补一刀时，才动模拟延迟块。两层结构的分工很清晰：相位字管粗调、量大、不添抖动；延迟块管细调、量小、有抖动代价。
3.3 SYNCB：相位偏移什么时候才真正生效
改了相位字不等于立刻生效。相位偏移是相对于某个共同的起点定义的，这个起点由同步事件确定。AD9513 提供了两种同步来源：上电同步和 SYNCB 引脚同步。
上电同步依赖电源上升沿。手册给的条件很具体：VS 从 2.2V 过渡到 3.1V 必须在 35ms 以内完成，上电同步才能在 VS 跨过 2.2V 之后的 65ms 内发生。电源缓启动做得太久，这条路径就失效了，只能靠 SYNCB 补一次。
SYNCB 的时序同样有明确约束：拉低至少 5ns 即可启动同步，命令发出时输入时钟不要求存在，同步动作发生在四个输入时钟周期之后。拉低期间，除分频比=1 之外的输出会被强制进入由分频和相位设置决定的固定电平并保持静止，释放之后所有输出恢复同步。分频比=1 的输出完全不受 SYNCB 影响，它天然跟随输入时钟，只有固定的传播延迟。
注意：SYNCB 必须上拉，不能悬空。这颗芯片的其它配置引脚是四态自偏置的，但 SYNCB 是普通逻辑输入，悬空会导致输出状态不确定，现象是上电后某几路时钟直接不出或者错相。
时序关系可以这么理解：改配置 → 拉低 SYNCB（≥5ns）→ 输出冻结 → 释放 SYNCB → 等 4 个 CLK → 所有分频输出按各自的相位字重新对齐。整个过程中，相位字决定了每个分频器在起跑线上多等几个周期，而同步事件保证所有分频器在同一条起跑线上起跑。少了同步这一步，各输出之间的相对相位就是个随机的上电状态，每次重新配置都要重新对齐。
4. 模拟延迟块：1.8/6.0/11.6ns 三档满量程是怎么搭出来的
延时做的更细的那一半工作，落在 OUT2 上的模拟延迟块身上。这块电路提供三个可选满量程——1.8ns、6.0ns、11.6ns——每档再切 16 级微调。手册里把满量程的选择放在 S0 引脚上，把微调字放在 S3、S4 上（前提是 S0≠0），把微调结果定义成满量程的分数，还特意加了一句「最长设置为满量程的 15/16」。
4.1 延迟量的完整算式
实际延迟不是一个乘法就完事的，至少有三个分量要叠加：零刻度延迟、微调分数乘以满量程、输出级的传播延迟。零刻度延迟是微调字为 0 时依然存在的固有增量，手册给了三个档位分别约 0.35ns、0.48ns、0.59ns；传播延迟则取决于输出选的是 LVDS 还是 CMOS，LVDS 在分频比=1 时典型 1.29ns，CMOS 典型 1.46ns。
def out2_delay_ns(fs_ns, zero_ns, code, t_prop_ns): """OUT2 的实际延迟估算 fs_ns : 满量程 1.8 / 6.0 / 11.6 zero_ns : 该档位的零刻度延迟 code : 微调字 0~15 t_prop_ns : 输出级传播延迟（LVDS 或 CMOS） """ if not 0 <= code <= 15: raise ValueError("微调只有 16 级，code 必须落在 0~15") return zero_ns + fs_ns * code / 16 + t_prop_ns # 6.0ns 满量程，微调字取满，LVDS 输出，分频比=1 print(round(out2_delay_ns(6.0, 0.48, 15, 1.29), 2)) # 约 7.40 ns参数里最容易出岔子的是code：手册示例里把它写成 00000 到 11111 这种形式，看起来像 5 位，但有效档位就是 16 个，超范围的值不是被忽略就是未定义。t_prop_ns必须和输出类型、分频比一起确定，分频比=1 和 2~32 的传播延迟差了几十皮秒，做亚纳秒对齐时这点差别不能忽略。
还有一个物理限制写在同一节里：可用的延迟量由输出频率决定，延迟量被限制在时钟周期的二分之一以下。10MHz 输出时 11.6ns 能全部用上，因为半周期是 50ns；100MHz 输出时半周期只有 5ns，11.6ns 那一档就无从谈起。选延迟档位之前先算一遍输出周期，这一步省不得。
4.2 斜坡加跳变点：为什么延迟块天生带抖动
延迟块增加抖动的物理原因，手册里一句话带过：它用斜坡和跳变点来制造可变延迟。常见的实现思路是把输入信号先转成一条斜率已知的斜坡（或者把边沿拉缓），再用一个可调的比较阈值去切这条斜坡，阈值不同，切出来的翻转时刻就不同——阈值噪声、斜坡幅度噪声、电源噪声都会被放大成时间误差。满量程拉得越长，相当于斜坡越缓，同样的幅度噪声映射成的时间误差就越大。
规格表把这件事量化得很清楚：
| 满量程 | 微调字=最小 | 微调字=最大 | 备注 |
|---|---|---|---|
| 1.8ns | 0.71 ps rms | 1.2 ps rms | 浅斜坡，噪声增益最小 |
| 6.0ns | 1.3 ps rms | 2.7 ps rms | 中等 |
| 11.6ns | 2.0 ps rms | 2.8 ps rms | 最长斜坡，代价最大 |
注意这是增量抖动，不是最终抖动。手册给的使用方法是：先用平方和把输出级的附加抖动（典型 300fs）和延迟块的增量抖动合起来，得到该路径的总抖动。以 11.6ns 档、微调打到满为例，300fs 和 2.8ps 做平方和，结果几乎就是 2.8ps——延迟块的抖动完全盖过了输出级本身。
4.3 什么时候该把延迟块整个关掉
延迟块关闭时不只是旁路，它还会断电。这一点在功耗预算上很有意义：一路延迟块从关断到 1.8ns 满量程、微调字 60、输出 62.5MHz 的状态，增耗 30~65mW。功耗不算大，但意义在别处：关掉意味着这条路径的抖动回到 300fs 量级。
所以选型的判断标准不是「延迟块能不能用」，而是「这条路径上挂的是什么负载」。手册的建议很直接：延迟功能主要用于给 FPGA、ASIC、DUC、DDC 这类数字芯片提供时钟，而不是给数据转换器做采样时钟。数字芯片对时钟抖动的容忍度在几十皮秒量级，2.8ps 完全无感；数据转换器对抖动的要求在几百飞秒，2.8ps 是灾难。同一个封装里给出两条质量不同的路径，本身就是把取舍交给使用者。
提示：如果某一路输出既要做采样时钟又要微调延迟，先确认延迟块是否必须牺牲，很多时候把延迟做在时钟源的整数周期上（换分频比、换相位字）比动模拟延迟块划算得多。
4.4 满量程越大越好吗
直觉上会认为三档里 11.6ns 最灵活，实际恰恰相反。三档的抖动代价是递增的，零刻度延迟也是递增的（0.35→0.48→0.59ns），温度系数更是从 0.20ps/℃ 一路涨到 0.47ps/℃。也就是说，只有当你确实需要超过 6ns 的延迟量时，11.6ns 那一档才有存在价值。
而且满量程的选择同时决定了微调分辨率——微调是满量程的 1/16，1.8ns 档的每一步是 112.5ps，11.6ns 档的每一步是 725ps。要做精细对齐，反而应该选小满量程、多靠相位字先把大数凑出来。这是一个很典型的「量程与分辨率的反比关系」，在 ADC、PLL、延迟线类器件里反复出现。
5. 四态逻辑引脚：11 个引脚怎么编码出一整套工作状态
这颗芯片没有串行接口，没有寄存器，上电即工作，完全靠 11 个配置引脚的电平组合决定所有参数。这在今天看起来是落后设计，但它换来了一个很实在的好处：不需要外部控制器，不需要固件，不需要上电配置时序，也不存在配置总线被干扰导致状态翻车的风险。代价是配置不灵活，引脚一焊死，参数就定了。
5.1 四种电平怎么造出来
四个逻辑电平的名字直接反映它们的定义：0（GND，0V）、1（VS，3.3V）、1/3（约 0.2VS~0.45VS）、2/3（约 0.55VS~0.8VS）。手册给出了每个电平的电压窗口，中间留了足够的噪声容限。
最妙的一环是 1/3 电平靠引脚内部自偏置实现——需要 1/3VS 的引脚，直接悬空（NC）就行，内部电路会把它拉到那个电平。2/3 电平则由 VREF 引脚提供，VREF 输出 0.62VS~0.76VS，驱动能力足以同时带满所有配置引脚，但它不得挪作他用。
这就带来一个很反直觉的焊接规则：配置引脚不是「要么接高要么接低」，而是有四种接法，其中一种是什么都不接。改成上拉或下拉，状态就变成了 0 或 1，行为完全不同。
| 需要的逻辑电平 | 引脚接法 | 电压窗口 |
|---|---|---|
| 0 | 接 GND | 0~0.1VS |
| 1/3 | 悬空（内部自偏置） | 0.2VS~0.45VS |
| 2/3 | 接 VREF | 0.55VS~0.8VS |
| 1 | 接 VS | 0.9VS 以上 |
5.2 S2 是模式开关：同一对引脚为什么有两种含义
11 个引脚要表达「三个分频比 + 两个相位字 + 一个延迟字 + 输出电平选择 + 使能」，靠直连是放不下的。手册的解法是复用：让 S2 充当模式选择器，用它的四个电平决定另外几对引脚当前的第二身份。
具体地看，S0 决定 S3 和 S4 是设置 OUT2 的延迟还是 OUT2 的相位——S0≠0 时它们设延迟，S0=0 时它们设相位（此时延迟块关闭）。S2 决定 S5 和 S6 是设置 OUT2 分频还是 OUT1 相位，决定 S7 和 S8 是设置 OUT1 分频还是 OUT2 相位，还决定 S9 和 S10 是设置 OUT0 分频还是 OUT2 分频。手册用表 11 到表 16 这几张真值表，把每个字段落在哪些引脚上固定下来。
这种「分时复用」的编码方式在早期可配置器件里很常见，设计动机很朴素：引脚数直接对应封装成本和 PCB 面积。32 脚 LFCSP 是个很小的封装，要做到同样的可配置性，串行接口方案至少要多 2~3 个引脚（时钟、数据、片选），还要占掉上电配置的时序预算。用引脚复用把配置能力塞进 11 个脚里，代价是配置表读起来绕，改一个参数常常要连带改另一个引脚。
读这类真值表有个技巧：先把 S2 的四个值对应的模式列出来，再看每一种模式下哪些引脚的语义变了，做成一张二维表贴着看，比线性读法快得多。
5.3 上电同步和电源上升时间
配置引脚决定参数，但参数的生效时刻由同步事件决定。上电同步这条路径对电源有硬性要求：VS 从 2.2V 到 3.1V 的过渡必须在 35ms 内完成。
这条要求的现实意义常常被低估。用缓启动电源、或者电源轨上挂了大电容、或者电源本身软启动时间设得长，上升沿就会拖过 35ms，上电同步失效。失效的表现很隐蔽：芯片照样输出时钟，只是三路之间的相位关系是随机的，而且每次上电可能都不一样。这种「功能正常、时序偶发不对」的故障，排查起来非常费劲。
正确的处理办法是改善电源上升时间，或者在系统里主动驱动 SYNCB 补一次同步。后者的成本只有一根 GPIO，比整改电源容易得多。
5.4 输出级与 RSET：两个容易被忽略的硬件前提
三路输出都可以独立选 LVDS 或 CMOS。LVDS 模式最高 800MHz，差分 100Ω 端接，差分输出 250~450mV，共模 1.125~1.375V；CMOS 模式最高 250MHz，OUT 同相、OUTB 反相，单端测量、终端开路，输出高电平在 VS-0.1V 以上（1mA 负载）、低电平在 0.1V 以下。LVDS 和 CMOS 之间的输出偏斜可以到 510ps，混用两种电平做对齐时要先扣掉这个偏斜。
RSET 引脚外接的电阻决定了芯片内部偏置电流，从而决定所有模块的逻辑电平和工作点。手册给的标准值是 4.12kΩ，1% 精度，所有性能数据都是在这个值下测的。换值不是不能工作，而是规格表上的所有数字都不再保证——这类「隐含条件」在数据手册里通常只出现在脚注里，翻页太快就会漏掉。
电源方面，3.3V±5%，每个电源引脚就近 0.1μF 旁路，整板再加大于 10μF 的储能电容。手册没有说必须用几层板，但把三路 800MHz 的差分输出和 11 个四态电平引脚放在同一片区域，地平面的完整性直接决定相位噪声能不能达到标称值。原厂评估板的布局是一个现成的参考，抄布局比抄电路图更有价值。
6. 避坑与排查：手册上没画红线的几条经验
这颗芯片的坑基本都集中在「配置引脚」和「同步」两个区域，因为它们不像电源和信号那样有直观的电气表现——引脚焊错了照样上电、照样出时钟，只是参数悄悄变成了另一个值。下面几条是按现象、原因、解决整理出来的典型翻车现场。
6.1 某路输出频率对不上，分频比怎么设都不变
现象：给 OUT0 配了某个分频比，输出频率却始终等于输入频率，改 S9/S10 毫无反应。
原因：S2 的电平落在了让 S9/S10 变成「OUT2 分频」的那个档位（S2=2/3）。这两根引脚此时不控制 OUT0，改它们当然没反应。手册在配置表附近用一句话带过这个复用关系，快速翻阅时极易漏掉。
解决：先确认 S2 的电平，再确认目标引脚在当前模式下对应哪个字段。检查方法很土但有效：把 S2 的每一种电平都试一遍，看哪个配置下改动有响应。做板子之前把这张复用关系画成表贴在原理图边上，比事后飞线强。
6.2 上电后三路时钟相位关系每次都不一样
现象：三路输出频率都对，但相互之间的相位差每次上电都不同，重复上电十次能出好几个不同的相位关系。
原因：上电同步没生效。最常见的是电源上升沿太慢，VS 从 2.2V 到 3.1V 超过了 35ms，上电同步窗口错过了。次要原因可能出在 SYNCB 悬空，引脚状态不确定导致芯片处于反复同步或不定期同步的状态。
解决：先量电源上升时间，用示波器看 2.2V 到 3.1V 的区间。超标就整电源，或者干脆让控制器在配置完成后拉低 SYNCB 至少 5ns 再释放，用软件补一次同步，成本最低。同时给 SYNCB 加一个上拉电阻，杜绝悬空。
6.3 单端输入接法接错，抖动指标直接崩
现象：用单端时钟源驱动 CLK，输出频谱的相噪明显变差，远端噪声底抬得很高，怎么调源都压不下去。
原因：CLK/CLKB 是全差分自偏压输入，共模点典型 1.6V、输入电阻典型 4.8kΩ。单端接入时如果只在 CLK 上做交流耦合、CLKB 悬空或直接接地，输入端就失去了差分对称性，共模抑制能力丧失，源的地噪声、电源噪声全部转成相位误差。
解决：单端驱动时只与差分输入的一端做交流耦合，另一端用电容旁路到干净的交流地。这是手册明确给出的接法，别自行发挥。另外注意输入幅度：150mVp-p 到 2Vp-p 之间，低于下限灵敏度不够，高于上限会打开输入保护二极管，波形被削顶，抖动和相噪同时恶化。
6.4 压摆率不够，所有指标都差一截
现象：输入频率、幅度、接法全都对，但输出抖动就是达不到手册标称值，信道里也找不到干扰源。
原因：手册在时钟输入表的脚注里写了一个条件——压摆率要求 1V/ns 以上，才能满足抖动、相位噪声和传播延迟规格。很多正弦源或经过长线缆、经过滤波器的时钟，边沿被磨得很缓，压摆率远达不到 1V/ns，内部接收器工作在非线性区，抖动急剧上升。这是最典型的「指标看漏脚注」翻车。
解决：先用示波器量输入边沿的压摆率，不要凭感觉。不达标就换成方波源、加一级限幅或时钟缓冲，把边沿做陡。长线缆带来的损耗和反射也要一并处理，端接和走线阻抗一致性比源本身更常见是问题所在。
6.5 把延迟块当万能微调，采样时钟信噪比掉了好几个 dB
现象：为了对齐采样时刻，把 OUT2 的模拟延迟块打开并调到 11.6ns 满量程，结果 ADC 的有效位数掉了，频谱上噪声底整体抬高。
原因：延迟块本身贡献 2.0~2.8ps rms 的增量抖动，和输出级 300fs 做平方和之后基本就是 2.8ps，比不开延迟块时差了一个数量级。对一个 240MHz 中频采样的系统，这点抖动足以吃掉好几个 dB 的信噪比。
解决：先判断这条路径的负载是谁。给数字芯片（FPGA、ASIC、DUC、DDC）供时钟，延迟块随便用；给数据转换器做采样时钟，延迟块必须关掉。需要对齐采样时刻时，优先用分频比加相位字凑整数个输入周期，剩余的皮秒级偏差想办法在源端或数字域解决。真要用延迟块，就选最小的 1.8ns 满量程并把微调字尽量压低，代价最小。
注意：延迟块关闭时会断电，不存在「关掉但保持标定值」的中间状态。配置字里 S0=0 就是关闭，此时 S3/S4 的语义自动切换成相位设置，改配置时别把这两个字段的含义搞混。
7. 设计取舍：把延时做在片内，换来了什么、又押上了什么
回头看这颗芯片的三层延时结构，会发现它其实是在回答一个很具体的系统问题：当多路时钟需要确定的相对关系，而这个关系又必须在上电瞬间就成立、不依赖任何软件介入时，延时该放在哪里。
放在片外的数字逻辑里，分辨率可以做到很高，但需要跨时钟域握手、需要等待逻辑就绪、上电时序还要额外管理；放在片内的模拟域里，上电即生效，代价是抖动和温度漂移。AD9513 的选择是把两层都给你：相位字这一层几乎免费，分辨率是一个输入周期，不添抖动；模拟延迟块这一层补上最后几个纳秒的精细度，代价明码标价写在规格表里。用不用、用多少，交给使用者判断。
这个取舍背后还有一层不那么显眼的设计：整颗芯片没有串行配置接口，全靠 11 个四态引脚。牺牲的是灵活性——参数焊死就改不了；换来的是确定性——没有配置总线、没有上电加载窗口、没有固件跑飞导致时钟参数错乱的可能。在基站、仪器、自动测试设备这类要求长期稳定运行的场合，这个交换往往是划算的。
验证这类设计是否有把握，我一般会走三步。第一步算预算：把源抖动、分配器附加抖动、延迟块增量抖动按平方和合起来，和转换器要求的抖动上限比，留 30% 余量。第二步量边沿：输入压摆率、输出上升下降时间、共模电平，对着手册表格逐项核，脚注里的条件一条都不能跳。第三步做温度循环：手册给的延迟温度系数从 -0.38ps/℃ 到 -5ps/℃ 不等，满量程越长漂得越厉害，室温调好的相位关系到了高低温端可能已经偏出窗口，不做循环验证就是赌运气。
| 延时手段 | 分辨率 | 量程 | 抖动代价 | 适用负载 |
|---|---|---|---|---|
| 分频比调整 | 一个输入周期 | 大 | 几乎为零 | 任意 |
| 相位字 | 一个输入周期 | ≤15 个周期 | 几乎为零 | 任意 |
| 模拟延迟块 | 满量程/16 | ≤11.6ns 且 <半周期 | 0.71~2.8ps rms | 数字芯片时钟 |
那张表我后来打印出来贴在工位上。原因很直接：早些年做一块多通道采集板，为了让几路 ADC 的采样时刻错开，顺手把延迟块全开了，觉得「反正手册说能到 11.6ns」。板子回来一切正常，直到测有效位数时发现比预期低了一大截，查了整整两周才定位到那 2.8ps 上。从那以后我每次动延迟块之前，都强制先问一遍这条路径挂的是什么负载、抖动预算是多少，再决定开不开。希望这些经验能帮你在自己的板子上少走一遍这条弯路，手册就在那儿，慢慢翻。
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