简介：面向以太网交换硬件设计、原理图评审与板级调试人员，这份88E6320_DB参考资料围绕QFN108封装的88E6320/21评估板展开，可用于接口核对、供电规划与问题定位。文档覆盖稳压器与5V/12V输入适配、POR芯片和MAGJACK应用，顶层框图、P5/P6 RGMII接口、P0/P1 Serdes至光纤、EEPROM与时钟配置、端口0至6分配，以及RESET与GPHY LED设计；还给出10/100/1000Mbps集成磁性RJ45铜口、SFP光模块连接、SMI USB/CPLD、MDC/MDIO管理等模块，并涉及外部PHY串联端接、V_Set电阻取值、端口模式与I/O电压选择等细节，便于梳理高速数据通路、供电域、复位时序和配置引脚之间的关系。版本修订记录还标明了稳压器替换、POR芯片增加、各端口MAGJACK统一以及外部PHY端接调整等内容，便于把握设计演进。压缩包仅含1个PDF文件，大小约275KB，适合快速检索、打印查阅与设计对照。已有9469人学习，可作为硬件工程师及FPGA/嵌入式开发者核对88E6320板级设计要点的参考资料。
1. 从一块8端口千兆板的需求切入：为什么88E6320/21 DB值得拆开看
做一块8端口千兆交换板，最容易在评审时被问住的不是原理图画得漂不漂亮，而是88E6320_DB_QFN108_REV2这类参考设计里，每个端口到底怎么映射、电源和复位怎么收口、光口和电口为什么这样分工。88E6320/21这颗QFN108封装器件把交换核、部分GPHY、RGMII、SerDes和配置引脚压进一颗芯片，板级设计稍有疏忽，上电后就会遇到“PHY扫不到”“千兆降百兆”“光模块不识别”这类玄学问题。这套方案面向要做多端口千兆交换板、课程设计或硬件方案交付的人，把端口拓扑、电源复位、RGMII与SerDes、配置调试和验收路径一次拆清。
2. 总体架构设计：8端口拓扑与三类接口的职责划分
先把这块板当成一个“端口地图”来看，而不是一页页翻原理图。88E6320/21 DB Board的顶层框图已经把核心关系写得很清楚：P0、P1走SerDes到SFP光口，P2走RGMII外接E1116R PHY，P3、P4用片内GPHY直接出MAGJACK RJ45，P5、P6再各走一组RGMII外接E1116R PHY。管理侧由SMI的MDC/MDIO、两线EEPROM、复位与25MHz时钟组成，电源侧则把5V/12V输入转换成VDD_CORE、VDD_3.3V、VDD_2.5V、VDD_15、PHY_1.8V等电源域。这个划分不是随便摆的，它决定了后面PCB布线、调试顺序和答辩时怎么讲。
| 逻辑端口 | 接口类型 | 对端器件/介质 | 主要设计点 |
|---|---|---|---|
| P0、P1 | SerDes | SFP光模块，1000BASE-X | 差分对、AC耦合、SFP控制脚、模块检测 |
| P2 | RGMII | E1116R PHY + MAGJACK RJ45 | RGMII时序、PHY地址、复位、25MHz晶振 |
| P3、P4 | 片内GPHY | MAGJACK RJ45，10/100/1000Mbps | MDI走线、变压器与RJ45一体、LED复用 |
| P5、P6 | RGMII | E1116R PHY + MAGJACK RJ45 | I/O电压选择、RGMII等长、MDC/MDIO共用 |
| 管理 | SMI | CPU/CPLD侧MDC/MDIO | 总线上下拉、PHY地址规划、EEPROM配置 |
| 配置 | 两线EEPROM、strap | 88E6320/21配置引脚 | P5/P6 I/O SEL、LED_SEL、NO_CPU |
| 电源/复位/时钟 | 稳压器、POR、25MHz | 整板 | 上下电顺序、复位释放、晶振负载 |
2.1 顶层框图怎么读：交换核、GPHY、SFP与配置通道
顶层框图的第一层信息是“哪些端口用片内GPHY，哪些端口用外部PHY”。P3、P4直接连Integrated Magnetics RJ45 Copper Port，说明这两路走88E6320/21内部GPHY，外围只需要MAGJACK、端接和LED；P2、P5、P6则通过RGMII接E1116R，再由E1116R出MDI到RJ45。这样做的好处是端口数量够、BOM可控，同时把需要独立配置或不同走线约束的端口留给外部PHY。P0、P1走SerDes到SFP，负责光口或模块化上行，不占用RGMII引脚。读图时先画这张端口表，后面所有电源、复位、时钟和MDIO地址都往表里填，评审时就不会漏项。
第二层信息是管理通道。SMI的MDC/MDIO不是只给一颗PHY用的，88E6320/21自身、P2/P5/P6背后的E1116R、以及可能的CPLD/USB侧访问都挂在同一套管理逻辑上。原理图里能看到MDC_CPU、MDIO_CPU、MDC_PHY、MDIO_PHY以及各PHY的MDIO分支，设计时要把“CPU访问交换核”和“交换核访问外部PHY”分开看，不能把两条MDC/MDIO当成一根线随便并。通常的做法是给每条MDC/MDIO加上拉电阻，PHY地址用PHY_Addr[4:0]或strap电阻定死，地址表提前写在板级说明里。否则上电后扫不到PHY，只能一根根飞线试，血泪经验往往就出在这里。
第三层信息是配置与复用。QFN108封装引脚密度高，P5、P6的引脚同时承担RGMII、LED、GPIO、ADDR等功能，原理图里能看到P5_VDDOS[0]、P6_VDDOS[0]、LED_SEL0/1、NO_CPU、ADDR[0:4]n这些名字。它们不是装饰，直接决定I/O电压、LED访问方式和PHY地址。P5/P6 I/O SEL的编码在图中写得很明确：0X对应1.8V，10对应3.3V，11对应2.5V。这个strap一旦焊错，RGMII电平不匹配，轻则链路不稳，重则PHY完全无响应。
2.2 端口映射与PHY地址：为什么P0/P1走SerDes而P3/P4留在片内GPHY
端口映射的第一个取舍是“光口放哪”。P0、P1用SerDes到SFP，适合做上行或远距离连接，SFP座只处理高速差分和低速控制脚，不需要在板上再放一颗外部PHY。P3、P4用片内GPHY，省掉两颗外部PHY和对应的RGMII走线，适合固定RJ45电口。P2、P5、P6用外部E1116R，一方面补足端口数量，另一方面把RGMII接口作为可调试边界：RGMII不通时，可以分别查交换核侧输出、PHY侧输入、MDC/MDIO配置和复位，问题定位比全集成方案更有抓手。
第二个取舍是PHY地址和总线负载。P2、P5、P6各有一颗E1116R，三颗PHY的MDIO地址不能冲突，地址通常由PHY_Addr[4:0]或CONFIG strap决定。原理图里P2、P5、P6的MDIO分别标了P2_E1116_MDIO、P5_E1116_MDIO、P6_E1116_MDIO，同时又有MDIO_PHY 3/4等分支，说明设计者做了总线分配。实际做板时我一般会先列一张地址表：交换核自身地址、P2 PHY地址、P5 PHY地址、P6 PHY地址、EEPROM地址，再把MDC/MDIO的上拉和串联电阻标进去。地址表不确定，后面写配置脚本就是黑匣子。
第三个取舍是LED和配置引脚复用。P0/P1/P3/P4的LED0通过R0_LED、R1_LED、R2_LED和LED_SEL0/1做间接访问，P4_LED0还和EE_DOUT/C1_LED复用，P3_LED0带NO_CPU选项。这样的设计目的是用少量引脚观察多个端口状态，代价是LED逻辑不能按“一个引脚一个灯”直写。做方案交付时要把LED映射表写清楚：哪个LED_SEL组合看哪个端口，NO_CPU什么条件下拉高，EEPROM时钟/数据与LED复用会不会互相干扰。否则调试时灯不亮，很容易误判为PHY没起来。
3. 电源与复位设计：5V/12V输入、POR与时钟树怎么落地
电源部分先看输入。REV2.1的修改记录里明确提到稳压器替换以支持5V和12V输入、板上增加POR芯片、所有端口MAGJACK统一、外部PHY串联端接电阻改为0Ω、以及V_Set电阻值修正。这几条不是版本注记，而是板级稳定性的关键。5V/12V双输入意味着前级稳压器要覆盖两种输入范围，后级再生成VDD_CORE、VDD_3.3V、VDD_2.5V、VDD_15、PHY_1.8V等电源域。设计时先定电源树，再定上下电顺序，最后才谈纹波和去耦，顺序反了就会在上电瞬间反复复位。
| 电源域 | 主要负载 | 设计关注 |
|---|---|---|
| VDD_CORE | 88E6320/21核心 | 核心电压精度、上电时序、去耦回路 |
| VDD_3.3V / VDD33_IN | 交换核I/O、PHY、EEPROM、LED | 3.3V负载分组、MDC/MDIO上拉归属 |
| VDD_2.5V | P5/P6 I/O、部分PHY | 与I/O SEL strap一致，避免2.5V/3.3V混接 |
| VDD_15 / VOUT15 | 内部稳压输出或PHY模拟 | 按原理图只做指定负载，不随意外扩 |
| PHY_1.8V | E1116R PHY、P5/P6低电压I/O | 1.8V与2.5V/3.3V边界、复位释放顺序 |
| VDD33_PLL | 时钟/PLL | 单独滤波、远离DC-DC开关节点 |
3.1 5V/12V双输入与电源域：先定上下电顺序，再谈纹波
这块板子的电源域比较多，VDD_CORE、VDD33_PLL、VDD_15、VDD_2.5V、VDD_3.3V、PHY_1.8V在不同页里出现，名字相近但负载不同。做原理图评审时我会先问三个问题：每个电源域的最大负载是谁，哪一路先上电，哪一路最后释放复位。88E6320/21这类交换芯片通常要求核心和I/O在复位释放前进入合法范围，外部E1116R又各有自己的复位脚E1116_RESETn。如果POR芯片只监控一路3.3V，而1.8V还没稳就释放复位，PHY可能进入不可预测状态，表现为MDIO时好时坏。
去耦和端接也要跟着电源域走。原理图里大量0.1uF、10uF_6.3V、22.1Ω、4.7kΩ、330Ω等器件分布在芯片、PHY、SFP和LED附近，这些不是随意撒的。0.1uF靠近引脚负责高频回路，10uF负责局部储能，22.1Ω和0Ω用于RGMII/时钟/差分信号的端接或调试。REV2.1把外部PHY的串联端接电阻替换为0Ω，这通常是为了方便后期用不同阻值调时序，但前提是PCB走线长度和阻抗已经按RGMII约束控制。若走线本身不等长，只靠换电阻调，容易把问题从“过冲”变成“时序裕量不足”。
注意：5V/12V输入切换测试不能只量空载输出电压，要带典型负载并抓上电波形，重点看3.3V、2.5V、1.8V的上升沿和POR释放点。
3.2 复位、EEPROM与25MHz时钟：POR芯片不是装饰
复位链路里能看到SW_RESETn、E1116_RESETn、POR芯片、按键SW7和EEPROM。POR芯片的作用不是“多一颗小芯片”，而是把电源合法状态翻译成确定的复位释放信号。REV2.1专门增加POR Chip，说明早期版本可能依赖RC延时或单路电源Good，遇到5V/12V不同斜率时容易翻车。做板级状态机时，我一般不用固定延时赌时序，而是逐级读电源Good，再释放SW_RESETn和E1116_RESETn。
/* board_power.c：按板级电源状态释放复位，逻辑名对应实际PG网络 */ typedef enum { PWR_OFF, PWR_INPUT, PWR_3V3, PWR_2V5, PWR_1V8, PWR_READY } pwr_state_t; static bool rail_ok(pwr_state_t s) { switch (s) { case PWR_3V3: return read_pg(VDD33_PG); /* 3.3V电源Good */ case PWR_2V5: return read_pg(VDD25_PG); /* 2.5V电源Good */ case PWR_1V8: return read_pg(PHY18_PG); /* PHY 1.8V电源Good */ default: return true; } } void board_reset_task(void) { static pwr_state_t s = PWR_OFF; /* 1. 等待5V/12V经前级稳压器建立 */ if (s == PWR_OFF && read_pg(VIN_PG)) s = PWR_INPUT; /* 2. 逐级确认，不靠固定延时赌上下电顺序 */ if (s == PWR_INPUT && rail_ok(PWR_3V3)) s = PWR_3V3; if (s == PWR_3V3 && rail_ok(PWR_2V5)) s = PWR_2V5; if (s == PWR_2V5 && rail_ok(PWR_1V8)) s = PWR_1V8; /* 3. 最后释放交换核与外部PHY复位，留出晶振起振时间 */ if (s == PWR_1V8) { set_gpio(SW_RESETn, 1); set_gpio(E1116_RESETn, 1); s = PWR_READY; } }这段状态机的关键不是代码本身，而是参数顺序：VDD33_PG、VDD25_PG、PHY18_PG要映射到原理图真实电源Good网络，不能凭经验改成固定delay_ms(100)。晶振Y2、Y3、Y4、Y5都是25MHz，交换核和外部PHY各自有时钟，复位释放后要给晶振起振和PLL锁定留时间。两线EEPROM负责配置加载时，还要确认SCL/SDA上拉电源与EEPROM供电同域，避免主电源没上、上拉先带电造成漏电。
4. RGMII与SerDes接口实现：从P2/P5/P6到光口
RGMII是这块板最值得展开的边界。P2、P5、P6各有一组E1116R，信号名在原理图里很规律：P2_OUTD[0:3]、P2_TXC、P2_OUTEN、P2_IND[0:3]、P2_RXC、P2_INDV，P5、P6同理。OUTD是交换核发给PHY的发送数据，IND是PHY回给交换核的接收数据，TXC/RXC是时钟，OUTEN是发送使能，INDV是接收数据有效。千兆模式下RGMII用125MHz DDR采样，4位数据在时钟上下沿传输，时序裕量比百兆小得多。设计时不能只看“连通”，要看等长、阻抗、端接和I/O电压。
4.1 RGMII三条链路：P2/P5/P6与E1116R的TX/RX边界
P2、P5、P6的RGMII都接E1116R，但I/O电压选择要按P5/P6 I/O SEL和PHY供电来定。原理图里P5 I/O SEL、P6 I/O SEL给出0X=1.8V、10=3.3V、11=2.5V的编码，P2同样有PHY_1.8V、VDD_2.5V、VDD_3.3V的分布。实际做板时先把每组RGMII的VDDIO确定，再检查交换核侧和PHY侧是否一致。两边一边1.8V、一边2.5V，链路可能能起来但会随机丢包，这种问题用ping短包还不一定复现，跑大流量才暴露。
第二条是时钟和数据的关系。RGMII的TXC由发送侧提供，RXC由PHY恢复提供，PCB上要控制TXC与OUTD、RXC与IND的相对长度。通常的做法是组内等长优先，时钟与数据不要拉出明显偏差；串联端接按REV2.1改为0Ω后，预留位置仍要保留，方便后期用不同阻值调过冲。MDC/MDIO是慢速管理总线，不能和RGMII高速线捆在一起走长距离并行，否则配置寄存器时好时坏，容易误判为PHY坏。
第三条是复位和PHY地址。每颗E1116R都有E1116_RESETn，三颗PHY共享或分组复位要看原理图网络名，不能只看标签。上电后先扫MDIO，确认PHY ID可读，再读BMSR看链路状态。下面这段扫描逻辑不依赖具体PHY型号，只按标准寄存器0x02、0x03、0x01判断在线和链路状态。
/* mdio_scan.c：确认P2/P5/P6背后的E1116R是否在线 */ #define MDIO_REG_BMSR 0x01 #define MDIO_REG_PHYID1 0x02 #define MDIO_REG_PHYID2 0x03 void scan_mdio_bus(mdio_bus_t *bus, uint8_t first, uint8_t last) { for (uint8_t addr = first; addr <= last; addr++) { uint16_t id1 = mdio_read(bus, addr, MDIO_REG_PHYID1); uint16_t id2 = mdio_read(bus, addr, MDIO_REG_PHYID2); /* 0xFFFF通常表示无响应；非0xFFFF才继续读状态寄存器 */ if (id1 != 0xFFFF && id2 != 0xFFFF) { uint16_t bmsr = mdio_read(bus, addr, MDIO_REG_BMSR); printf("PHY addr=%u id=%04x:%04x bmsr=%04x\n", addr, id1, id2, bmsr); } } }参数说明：first、last按PHY地址表填，通常从0到31扫一遍；MDIO_REG_PHYID1/2是标准PHY标识寄存器，BMSR的bit2通常反映链路状态，但读之前要先确认PHY供电和复位已经释放。若所有地址都返回0xFFFF，先查MDC/MDIO上拉、MDC频率和PHY复位，不要急着换PHY。
4.2 SerDes到光模块：P0/P1的1000BASE-X链路与SFP控制脚
P0、P1走SerDes到SFP，原理图里能看到P0_S_TXP/N、P0_S_RXP/N、P1_S_TXP/N、P1_S_RXP/N，以及SFP_HOST的TxFault、TxDisable、MOD-DEF0/1/2、LOS、Rate Select等控制脚。SerDes差分对按100Ω差分阻抗走，AC耦合电容靠近连接器或按原理图指定位置放置，差分对之间不拉 stub，不跨分割。光模块的TX_DISABLE和TX_FAULT是低速控制/状态信号，LOS是收无光指示，MOD-DEF是I2C访问模块信息的通道。调试光口时先看模块是否被识别，再看TX_DISABLE是否被拉高，最后看SerDes链路是否建立。
P0/P1的SerDes极性也要注意。有些SFP座或模块的TX/RX定义与板级走线存在交叉，原理图网络名和连接器pin定义要逐一对。差分对P/N反接不一定会完全不通，但可能出现链路不稳定或无法协商到1000BASE-X。做验收时我一般先插已知良好的光模块，读模块I2C确认供电和型号，再用环回或对打方式验证SerDes。若模块识别正常但链路不up，重点查TX_DISABLE、Rate Select和交换核侧SerDes配置，而不是盲目重焊。
SFP座的电源滤波也不能省。原理图里SFP_HOST附近有1uH电感、10uF和0.1uF电容，目的是把模块供电和板级噪声隔开。光模块对电源纹波敏感，尤其千兆连续收发时，如果3.3V上叠加DC-DC开关噪声，可能出现误码或链路闪断。做PCB时SFP座下方尽量完整参考地，差分对换层时加回流地过孔，控制脚远离高速差分。
5. 避坑与排查：五类最容易在上电和联调时翻车的问题
5.1 五类高发问题：从电源、复位到LED逐条对照
第一类，上电后所有PHY都扫不到。现象是MDIO读回0xFFFF，交换核自身也时有时无。原因常见于P5/P6 I/O SEL strap焊错、MDC/MDIO上拉电源不对、E1116_RESETn被按住，或者POR释放太早。解决方式是先量每组I/O电压和strap电阻，再确认MDC/MDIO上拉到正确电源域，最后用示波器看复位释放与25MHz起振的先后关系。
第二类，RGMII链路能up但千兆跑不稳。现象是百兆正常、千兆大流量丢包，或重启后概率性降速。原因多半是RGMII组内等长不够、TXC/RXC与数据偏差大、串联0Ω位置没有按实际过冲调整，或者交换核侧与PHY侧VDDIO不一致。解决方式是先确认I/O SEL和PHY供电，再量RGMII时钟质量，最后按组内等长和端接位置做对比测试，不要只靠换PHY。
第三类，SFP光口不识别或链路不up。现象是模块插入后LOS常亮、I2C读不到模块、TxDisable不受控。原因可能是SFP控制脚极性搞反、MOD-DEF上拉缺失、SerDes差分P/N反接、AC耦合电容位置不对，或者交换核SerDes模式没配成1000BASE-X。解决方式是先读模块I2C，再量TX_DISABLE和LOS，最后用已知良好模块对打，逐段排除连接器和走线。
第四类，LED不亮或端口对应错。现象是P0/P1/P3/P4的LED0状态和实际端口对不上。原因是这些LED走R0_LED、R1_LED、R2_LED和LED_SEL0/1间接访问，P4_LED0还与EE_DOUT/C1_LED复用，P3_LED0带NO_CPU选项。解决方式是按LED映射表逐个组合验证LED_SEL，确认NO_CPU电平，再检查LED极性 and 限流电阻，不要把所有灯都當成独立GPIO。
第五类，5V/12V切换后复位异常或EEPROM配置丢失。现象是换输入电压后偶发不启动，或配置寄存器回到默认。原因可能是前级稳压器使能时序不同、POR阈值只覆盖单路输入、EEPROM写保护或I2C上拉电源与主电源不同域。解决方式是把5V和12V分别做上下电循环，抓POR释放和EEPROM供电波形，确认写保护脚和配置加载完成标志。
5.2 排查顺序：先量电源，再锁复位，最后跑流量
板子不工作时最怕“东摸一下西测一下”。我一般按固定顺序走：电源轨→复位→时钟→MDIO→RGMII→SerDes→流量。电源轨先看VDD_CORE、3.3V、2.5V、1.8V、VDD_15是否在范围，纹波是否在可接受水平；复位看POR输出、SW_RESETn、E1116_RESETn是否按顺序释放；时钟看25MHz晶振是否起振、负载电容是否匹配；MDIO扫PHY地址；RGMII看链路速率和双工；SerDes看SFP模块识别和LOS；最后才跑流量。这个顺序能把“玄学”拆成可测点。
| 顺序 | 测点 | 通过标准 | 失败先查 |
|---|---|---|---|
| 1 | 电源轨 | 电压在器件要求范围，纹波可控 | 前级稳压、使能、负载短路 |
| 2 | 复位 | POR释放晚于电源稳定 | POR阈值、复位按键、E1116_RESETn |
| 3 | 时钟 | 25MHz起振，频率/幅值正常 | 晶振、负载电容、焊接 |
| 4 | MDIO | 目标PHY地址可读，ID非0xFFFF | 上拉、地址strap、MDC频率 |
| 5 | RGMII | 链路up，千兆/全双工 | I/O电压、等长、端接 |
| 6 | SerDes/SFP | 模块识别，LOS正常，链路up | 控制脚、差分极性、AC耦合 |
| 7 | 流量 | 连续收发无丢包，重启可复现 | 散热、电源余量、配置加载 |
# board_smoke.sh：CPU侧最小验收，接口名按实际系统替换 set -u for IF in "$IF0" "$IF1"; do ip link set "$IF" up sleep 2 echo "== $IF ==" ethtool "$IF" | grep -E "Speed|Duplex|Link detected" ping -c 5 -I "$IF" 192.0.2.2 || echo "$IF ping fail" done这段脚本只做最小闭环：$IF0、$IF1替换成实际网口名，192.0.2.2是文档保留地址，现场要换成对端测试地址。先看ethtool的Speed和Link detected，再跑短包和长包；如果链路显示1000M但ping丢包，回到RGMII等长和电源纹波，不要只看PHY寄存器。连续重启十次、5V/12V各切换五次，是把偶发问题逼出来的笨办法，但比在答辩现场解释“应该没问题”可靠。
6. 验收与答辩：把原理图讲成可复现的板级证据链
验收这块，我建议不要从“我画了哪些页”讲起，而从一张端口表和一张验收表讲起。端口表说明P0/P1是SFP、P2/P5/P6是E1116R、P3/P4是片内GPHY，电源表说明5V/12V如何生成各电源域，复位表说明POR和E1116_RESETn的释放顺序，验收表说明每一项怎么测、通过标准是什么、留下什么证据。下面这张表可以直接改成你的答辩记录表。
| 验收项 | 通过标准 | 证据 |
|---|---|---|
| 电源域 | VDD_CORE、3.3V、2.5V、1.8V、VDD_15在范围 | 上电波形、纹波截图 |
| 复位 | POR释放晚于电源稳定，按键复位有效 | SW_RESETn/E1116_RESETn波形 |
| 时钟 | 25MHz起振，频率偏差在器件要求内 | 晶振引脚波形 |
| MDIO | P2/P5/P6 PHY地址可读，ID非0xFFFF | 扫描日志 |
| RGMII | 三个电口千兆/全双工，连续收发无丢包 | ethtool、ping/iperf记录 |
| SFP | P0/P1模块识别，LOS和TxDisable可控 | 模块I2C日志、链路状态 |
| LED | LED_SEL组合与端口状态一致 | 逐端口点亮记录 |
| 配置 | EEPROM加载后配置可复现，重启不丢 | 配置回读、重启对比 |
答辩时我会按“需求→端口地图→电源复位→接口实现→问题记录→验收证据”的顺序讲，不平均用力。P0/P1的SerDes和P2/P5/P6的RGMII是评委最容易追问的地方，提前准备两张图：一张SFP控制脚与差分对连接图，一张RGMII TX/RX与E1116R的边界图。被问到“为什么P3/P4不用外部PHY”时，回答端口密度、BOM和片内GPHY的取舍；被问到“REV2.1改了什么”时，落到5V/12V输入、POR芯片、MAGJACK统一、0Ω端接和V_Set电阻修正，不要背版本号。
从那以后我每次交板级方案，都强制走一遍“端口表—电源表—复位时序—验收记录”四件套，不再凭感觉讲“应该能通”。这份88E6320_DB_QFN108_REV2原理图底稿的价值，不在于让你照抄每一颗电阻，而在于给你一套可以逐项核对的板级证据链。希望帮到你。
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