简介：这份资源面向FPGA开发、数字信号处理及无线通信方向的工程师与学生，提供基于Verilog的AD9954 DDS驱动程序及配套PDF文档，帮助解决芯片初始化、频率相位配置与接口时序控制等实际问题。压缩包共95个文件，约707KB，以41个h头文件与36个c源文件为主体，另有8个汇编文件、Keil工程文件（uvprojx、uvoptx）及一份AD9954.pdf技术文档，覆盖驱动源码、工程配置与原理说明，目录按Soft、LIS、CMSIS、SYSTEM、HARDWARE等模块组织，便于按层次查阅。目前已有589人学习下载。读者可从中获取完整的软硬件设计方案，理解相位累加器、查找表与DA转换的Verilog实现思路，掌握SPI或并行接口的参数配置方法，并参考V2.0版本对旧版缺陷的修复策略，快速完成AD9954点频输出与信号合成的开发调试。
1. AD9954 驱动为什么值得自己写：从一颗 DDS 芯片到可复现的 Verilog 控制链路
手上有一块 AD9954 的板子，想让它输出一个干净的正弦波或者线性调频信号，第一反应往往是去找现成的驱动。但真到动手的时候会发现，能直接拿来用的 Verilog 驱动并不多，要么是绑死在某个特定 FPGA 开发板上的，要么是只做了 SPI 写寄存器、没处理时序细节，要么干脆是给单片机写的 C 代码。AD9954 是一颗 400MSPS 的 DDS 芯片，内部有 14 位 DAC、32 位频率控制字、相位偏移和幅度控制，配置项多，寄存器映射也不复杂，但要把它的时序跑稳、把频率分辨率算对、把多片同步做出来，还是得自己把驱动链路理一遍。这篇笔记就围绕 AD9954 的 Verilog 驱动展开，从寄存器映射、SPI 时序、频率字计算，到仿真验证和上板调试，把一条能复现的路径写清楚。适合正在做信号源、雷达波形产生、锁相环参考或者任意波形输出的硬件工程师，也适合想拿 DDS 练手 Verilog 状态机的人。
2. AD9954 的寄存器映射与 SPI 写时序：先把芯片的脾气摸清楚
2.1 寄存器地址与功能位分布
AD9954 的配置接口是一个兼容 SPI 的串行口，支持 MSB first、最大 25MHz 的 SCLK。每次写操作由指令字节加数据字节组成，指令字节的高 7 位是寄存器地址，最低位是读/写标志。芯片内部有 20 多个寄存器，实际驱动里最常用的就那么几个：控制功能寄存器 CFR1、CFR2，频率调谐字 FTW0，相位偏移 POW0，幅度控制 ASF，以及更新寄存器。下面这张表把常用寄存器的地址和关键位列出来，方便写代码时对照。
| 寄存器 | 地址（十六进制） | 位宽 | 关键位说明 |
|---|---|---|---|
| CFR1 | 0x00 | 32 | bit31 为 SDIO 输入输出模式，bit9 为自动同步，bit7 为 DAC 掉电 |
| CFR2 | 0x01 | 24 | bit23 为自动同步使能，bit22 为频扫使能，bit21 为幅度扫描使能 |
| FTW0 | 0x04 | 32 | 32 位频率调谐字，决定输出频率 |
| POW0 | 0x05 | 16 | 14 位相位偏移，高 14 位有效 |
| ASF | 0x06 | 16 | 幅度比例因子，高 12 位有效 |
| 更新 | 0x0A | 8 | 写入任意值触发 IO_UPDATE |
写寄存器的时候，指令字节的 bit7 是 R/W 位，写操作置 0。比如要写 FTW0，指令字节就是 0x04，后面跟 4 个字节的数据，先发最高字节。这里有个容易翻车的点：AD9954 的串行口在 SCLK 上升沿采样 SDIO，所以 FPGA 侧应该在下降沿更新数据，这样上升沿时数据已经稳定。很多第一次写驱动的人直接用系统时钟分频出一个 SCLK，然后在上升沿赋值，结果数据建立时间不够，写进去的值随机错位。
2.2 用 Verilog 实现一个可参数化的 SPI 写状态机
下面这段代码是一个最小可用的 AD9954 写控制模块，输入时钟 50MHz，输出 SCLK 分频到 10MHz，支持单寄存器写入。状态机分四个状态：空闲、发送指令、发送数据、拉高更新。代码里把寄存器地址和数据都做成端口，方便上层模块调用。
module ad9954_spi_write ( input wire clk, // 50MHz 系统时钟 input wire rst_n, input wire start, // 启动一次写操作 input wire [6:0] reg_addr, // 寄存器地址，7 位 input wire [31:0] reg_data, // 寄存器数据，最多 32 位 input wire [5:0] data_len, // 数据字节数，1~4 output reg sclk, output reg sdio, output reg cs_n, output reg io_update, output reg done ); localparam IDLE = 2'd0; localparam CMD = 2'd1; localparam DATA = 2'd2; localparam UPD = 2'd3; reg [1:0] state; reg [7:0] clk_cnt; // 分频计数，50MHz 到 10MHz 需要 5 分频 reg [5:0] bit_cnt; // 当前发送到第几位 reg [39:0] shift_reg; // 指令 + 数据拼接后的移位寄存器 reg [5:0] total_bits; // 总位数 = 8 + data_len*8 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin state <= IDLE; sclk <= 0; sdio <= 0; cs_n <= 1; io_update <= 0; done <= 0; clk_cnt <= 0; bit_cnt <= 0; shift_reg <= 0; total_bits<= 0; end else begin case (state) IDLE: begin done <= 0; if (start) begin // 拼接指令字节（R/W=0）和数据 shift_reg <= {reg_addr, 1'b0, reg_data[31:0]}; total_bits <= 8 + (data_len << 3); bit_cnt <= 0; cs_n <= 0; state <= CMD; end end CMD: begin // 5 分频产生 10MHz SCLK if (clk_cnt == 4) begin clk_cnt <= 0; sclk <= ~sclk; if (sclk == 0) begin // 下降沿更新数据，上升沿采样 sdio <= shift_reg[39]; shift_reg <= {shift_reg[38:0], 1'b0}; bit_cnt <= bit_cnt + 1; if (bit_cnt == total_bits - 1) begin state <= UPD; end end end else begin clk_cnt <= clk_cnt + 1; end end UPD: begin sclk <= 0; cs_n <= 1; io_update <= 1; state <= IDLE; done <= 1; end endcase end end endmodule这段代码的逻辑说明：shift_reg在启动时把 7 位地址、1 位读写标志和 32 位数据拼成一个 40 位移位寄存器，实际发送时只发total_bits位。clk_cnt做 5 分频，因为 50MHz 除以 5 正好是 10MHz，SCLK 的占空比接近 50%。关键点在sclk == 0这个条件：当 SCLK 为低电平时，在时钟上升沿把数据放到 SDIO 上，这样 SCLK 从低变高时数据已经稳定，满足 AD9954 的建立时间要求。io_update在写完后拉高一个周期，触发芯片内部把缓冲寄存器的值搬到工作寄存器。参数方面，data_len根据寄存器位宽设置，FTW0 是 4，POW0 和 ASF 是 2，CFR1 是 4，CFR2 是 3。如果系统时钟不是 50MHz，改clk_cnt的比较值即可，比如 100MHz 系统时钟要得到 10MHz SCLK，比较值改成 9。
2.3 频率调谐字怎么算：别把参考时钟和输出频率搞反
AD9954 的输出频率公式是f_out = (FTW × f_sysclk) / 2^32，其中 f_sysclk 是系统时钟，通常是外部晶振经过内部 PLL 倍频后的频率。FTW 是 32 位无符号整数。举个例子，系统时钟 400MHz，想要输出 10MHz，FTW = 10e6 × 2^32 / 400e6 = 107374182.4，取整就是 107374182。这个值写成十六进制是 0x06666666。如果系统时钟是 500MHz，同样的 10MHz 输出，FTW 就变成 85899345，十六进制 0x051EB851。这里有个血泪经验：很多人算完 FTW 直接写进寄存器，发现输出频率偏差很大，原因往往是系统时钟不是自己以为的那个值。AD9954 内部有 PLL，倍频系数由 CFR2 的 bit23 和 bit22 等位控制，如果 PLL 没使能或者倍频比设错，实际系统时钟和预期差好几倍。稳妥的做法是先用示波器测 SYNC_CLK 引脚，它的频率是系统时钟的四分之一，反推系统时钟，再算 FTW。
3. 从仿真到上板：用 Icarus Verilog 跑通 AD9954 写时序
3.1 搭建一个最小仿真环境
写驱动不能只靠看代码，得跑仿真。Icarus Verilog 是开源工具里比较轻量的，配合 GTKWave 看波形足够验证 SPI 时序。下面是一个 testbench，模拟上层模块连续写 CFR1、FTW0 和更新寄存器，观察 SCLK、SDIO、CS_N 和 IO_UPDATE 的波形。
`timescale 1ns/1ps module tb_ad9954_spi_write; reg clk; reg rst_n; reg start; reg [6:0] reg_addr; reg [31:0] reg_data; reg [5:0] data_len; wire sclk; wire sdio; wire cs_n; wire io_update; wire done; ad9954_spi_write uut ( .clk (clk), .rst_n (rst_n), .start (start), .reg_addr (reg_addr), .reg_data (reg_data), .data_len (data_len), .sclk (sclk), .sdio (sdio), .cs_n (cs_n), .io_update (io_update), .done (done) ); // 50MHz 时钟 initial clk = 0; always #10 clk = ~clk; task write_reg(input [6:0] addr, input [31:0] data, input [5:0] len); begin @(posedge clk); reg_addr = addr; reg_data = data; data_len = len; start = 1; @(posedge clk); start = 0; wait (done == 1); @(posedge clk); end endtask initial begin rst_n = 0; start = 0; #100; rst_n = 1; #100; // 写 CFR1：0x00000002，使能正弦输出 write_reg(7'h00, 32'h00000002, 6'd4); // 写 FTW0：10MHz @ 400MHz 系统时钟 write_reg(7'h04, 32'h06666666, 6'd4); // 写 ASF：满幅度 write_reg(7'h06, 32'h00000FFF, 6'd2); // 更新寄存器 write_reg(7'h0A, 32'h00000000, 6'd1); #1000; $finish; end initial begin $dumpfile("ad9954_spi.vcd"); $dumpvars(0, tb_ad9954_spi_write); end endmodule跑仿真的命令是iverilog -o tb_ad9954 ad9954_spi_write.v tb_ad9954_spi_write.v，然后vvp tb_ad9954，最后用gtkwave ad9954_spi.vcd看波形。重点看几个地方：CS_N 拉低后第一个 SCLK 上升沿之前 SDIO 是否已经稳定；每个 SCLK 周期是否对应一个数据位；IO_UPDATE 是否在最后一个数据位之后才拉高。如果发现 SDIO 在 SCLK 上升沿附近跳变，说明建立时间不够，需要把clk_cnt的比较值调大，降低 SCLK 频率，或者改成在 SCLK 下降沿更新数据。
3.2 上板调试时先查电源和参考时钟
仿真过了不代表板子能跑。AD9954 对电源和参考时钟比较敏感，上板第一步不是写代码，而是拿万用表量 AVDD 和 DVDD 是不是 1.8V 和 3.3V，再用示波器看参考时钟有没有起振。如果参考时钟是差分输入，还要确认差分对的共模电平在芯片要求的范围内。我遇到过一块板子，参考时钟晶振焊反了，结果 SPI 写进去读出来全是 0，查了半天才发现是晶振没起振。另一个常见问题是 IO_UPDATE 引脚悬空，芯片内部没有上拉，导致更新信号随机触发，输出频率跳来跳去。稳妥的做法是在 PCB 上给 IO_UPDATE 加一个下拉电阻，FPGA 驱动时再拉高。
3.3 用 SignalTap 抓 SPI 波形的三个触发条件
如果板子上有 FPGA，用 SignalTap 或者类似逻辑分析仪抓波形是最直接的排查手段。触发条件设三个：CS_N 下降沿、SCLK 上升沿、IO_UPDATE 上升沿。抓到的波形和仿真对比，重点看 SDIO 上的数据是不是和预期一致。如果发现某一位总是错，检查 FPGA 引脚约束里 SDIO 的 IO 标准是不是和 AD9954 的 VIH 匹配。AD9954 的 SDIO 输入高电平门槛是 2.0V，如果 FPGA 的 bank 电压是 1.8V，直接连上去可能识别不到高电平，需要加电平转换或者把 bank 电压设成 3.3V。这个坑在混合电压系统里很常见，仿真阶段完全看不出来。
4. AD9954 驱动避坑：从寄存器写入失败到输出频谱不干净的排查清单
4.1 写进去读出来全是 0xFF 或者 0x00
现象：SPI 写操作看起来正常，CS_N 和 SCLK 都有波形，但读回寄存器或者观察输出频率，发现值不对，读出来全是 0xFF 或者 0x00。原因通常是 SDIO 方向控制没做对。AD9954 的 SDIO 是双向引脚，写操作时 FPGA 驱动，读操作时 AD9954 驱动。如果 FPGA 侧没有在写操作时把 SDIO 设为输出，或者外部没有加上拉电阻，SDIO 会浮空，读回来就是随机值。解决方法是检查 CFR1 的 bit31，确认 SDIO 输入输出模式设置正确，同时在 FPGA 约束里把 SDIO 配成双向 IO，写操作时输出使能，读操作时高阻。
4.2 输出频率偏差固定倍数
现象：设置 10MHz 输出，实际测到 5MHz 或者 20MHz，偏差正好是 2 倍或者 0.5 倍。原因一般是系统时钟算错了。AD9954 的 PLL 倍频系数由 CFR2 的 bit23 到 bit20 控制，如果写 CFR2 的时候把倍频比设成了 2 倍，但实际按 4 倍去算 FTW，输出频率就会差一倍。解决方法是先不使能 PLL，直接用外部参考时钟作为系统时钟，测出实际输出频率，反推系统时钟，再决定 PLL 倍频比。另外注意 SYNC_CLK 的频率是系统时钟的四分之一，可以用它来验证。
4.3 输出频谱上有杂散
现象：频谱仪上看输出正弦波，主频旁边有对称的杂散，或者底噪偏高。原因可能是更新寄存器写入时机不对。AD9954 内部有缓冲寄存器和工作寄存器，写 FTW0 的时候数据先进缓冲，写更新寄存器才搬到工作寄存器。如果更新寄存器写得太频繁，或者在一次写操作没完成时就触发更新，输出会有相位跳变，频谱上表现为杂散。解决方法是确保每次写 FTW0 和 POW0 之后只触发一次更新，并且更新脉冲宽度至少一个 SCLK 周期。另外，DAC 输出后的重构滤波器如果截止频率设得太高，也会让镜像频率漏出来，看起来像杂散。
4.4 多片 AD9954 同步失败
现象：两片 AD9954 用同一个参考时钟，配置成相同频率，但输出相位差随机变化。原因是没有做同步初始化。AD9954 支持多片同步，需要把 SYNC_CLK 和 SYNC_IN 连在一起，并且在 CFR2 里使能自动同步，然后通过 IO_UPDATE 同时更新。如果只写了频率字但没有走同步流程，两片芯片的内部时钟分频器相位是随机的。解决方法是按照数据手册的同步时序，先拉高 SYNC_IN，再发 IO_UPDATE，等 SYNC_CLK 对齐后再写频率字。
4.5 SPI 时钟频率超过 25MHz 导致写入失败
现象：把 SCLK 分频到 30MHz 甚至更高，短时间看波形正常，但长时间运行偶尔出现寄存器值错乱。原因是 AD9954 的 SPI 口最高 SCLK 频率是 25MHz，超过之后建立保持时间余量不够，温度变化或者电源波动就会导致采样错误。解决方法是把 SCLK 降到 10MHz 到 20MHz 之间，留足余量。如果系统时钟很高，分频比大一点没关系，AD9954 的配置时间在毫秒级，不影响实时性。
5. 把驱动用起来：参数化频率扫描与多片同步的进阶写法
5.1 用 Verilog 参数递增实现线性调频
AD9954 本身支持频扫模式，但用 FPGA 写一个参数递增的状态机更灵活。下面这段代码在 FTW0 的基础上每次增加一个步进值，实现线性调频。步进值step和步进间隔interval做成参数，方便调整调频斜率。
module ad9954_freq_sweep #( parameter FTW_START = 32'h06666666, // 起始频率字 parameter FTW_STEP = 32'h00001000, // 频率步进 parameter INTERVAL = 16'd5000 // 步进间隔，单位时钟周期 )( input wire clk, input wire rst_n, input wire sweep_en, output reg [31:0] ftw_out, output reg ftw_valid ); reg [15:0] cnt; reg [31:0] ftw_reg; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 0; ftw_reg <= FTW_START; ftw_out <= FTW_START; ftw_valid <= 0; end else if (sweep_en) begin if (cnt == INTERVAL) begin cnt <= 0; ftw_reg <= ftw_reg + FTW_STEP; ftw_out <= ftw_reg + FTW_STEP; ftw_valid <= 1; end else begin cnt <= cnt + 1; ftw_valid <= 0; end end else begin ftw_reg <= FTW_START; ftw_out <= FTW_START; ftw_valid <= 0; end end endmodule这段代码的逻辑很直接：cnt计数到INTERVAL就把ftw_reg加上FTW_STEP，同时输出一个ftw_valid脉冲，通知 SPI 写模块把新的频率字写进 AD9954。参数说明：FTW_START是起始频率对应的 32 位频率字，FTW_STEP决定每次跳变的频率增量，INTERVAL控制调频速度。比如系统时钟 400MHz，FTW_STEP设为 0x00001000，对应频率步进是 400e6 × 4096 / 2^32 ≈ 0.38Hz，INTERVAL设为 5000，在 50MHz 时钟下就是 100 微秒一步，调频斜率约 3.8kHz/s。实际用的时候把ftw_valid接到 SPI 写模块的start，ftw_out接到reg_data，寄存器地址固定为 FTW0 就行。
5.2 多片同步的初始化顺序
多片 AD9954 同步的关键是让所有芯片的内部时钟分频器相位一致。初始化顺序不能乱：先给所有芯片写 CFR1 和 CFR2，使能自动同步，但先不写频率字；然后拉高 SYNC_IN 引脚，发一次 IO_UPDATE，让所有芯片的 SYNC_CLK 对齐；等 SYNC_CLK 稳定后，再依次写 FTW0 和更新寄存器。如果顺序反了，先写了频率字再同步，输出相位差会固定但不可控。验证同步是否成功，可以用示波器同时看两片芯片的 SYNC_CLK，如果上升沿对齐，说明同步生效。另一个验证方法是用频谱仪看两路输出的合成功率，如果相位对齐，合成功率是单路的两倍，如果相位随机，合成功率在单路和两倍之间波动。
5.3 一个我常用的调试习惯
每次改完驱动，先不接负载，用示波器看 DAC 输出引脚上的波形。AD9954 的 DAC 输出是电流型，需要外接一个 50 欧姆或者 100 欧姆的电阻到地，把电流转成电压。如果直接拿探头去量，阻抗不匹配，波形会失真。我一般会在 DAC 输出端焊一个 100 欧姆电阻，然后用 1:10 探头量电阻两端的电压，峰峰值在 500mV 左右算正常。如果波形幅度不对，先查 ASF 寄存器的值，再看 DAC 的满量程电流设置电阻有没有焊错。这个习惯帮我省了很多来回改代码的时间，因为很多问题其实是模拟部分没调好，不是 Verilog 写错了。
希望帮到你。
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