简介：本资源是一套面向FPGA工程师与嵌入式网络开发者的以太网PHY底层驱动参考实现，聚焦于FPGA直接控制物理层芯片的核心场景，解决传统方案依赖MAC硬核或软核IP时灵活性不足、调试困难的问题。代码以AR8031千兆以太网PHY为基准设计，完整覆盖MDIO寄存器配置、链路状态检测、自协商启动及信号极性校准等关键流程，适配Altera EP3C40系列FPGA，其他PHY芯片仅需按数据手册映射对应寄存器即可快速移植。压缩包共2000个文件，主体为896个.cdb（编译数据库）、893个.hdb（硬件描述数据库）和315个.v（Verilog源码），辅以.tcl脚本、.qsf约束文件、.sof编程文件及.readme说明文档，结构完整，便于工程导入与模块化分析。资源包大小19.88MB，轻量易用；已有1896人学习下载，适合中高级FPGA开发者深入理解PHY层交互机制、复现底层以太网初始化流程并构建自主可控的轻量网络接口方案。
1. FPGA直驱PHY：绕过MAC层，用Verilog硬控AR8031实现千兆以太网物理层收发
某高校嵌入式实验室在做低延迟时间敏感网络（TSN）节点时卡在了“协议栈太重”上——Linux内核的TCP/IP栈引入毫秒级抖动，而他们需要微秒级确定性响应。最后团队把整个以太网协议栈砍掉，直接用FPGA逻辑生成MII/RMII信号、手动拼接以太网帧、逐bit控制AR8031 PHY芯片寄存器，最终实测端到端延迟稳定在1.8μs以内，抖动<50ns。这个项目就是那套被反复验证过的FPGA直驱AR8031参考代码：它不依赖任何软核CPU、不调用IP核MAC模块、不走AXI总线，纯组合+时序逻辑完成PHY初始化、链路协商、帧发送/接收、状态轮询全流程。适合做高实时工业通信节点、FPGA原生网络加速卡、或想彻底搞懂以太网物理层握手细节的开发者。如果你正被“PHY和FPGA怎么对齐时钟”“MDIO写完寄存器没反应”“RGMII时序约束怎么写”这些问题反复折磨，这份代码就是你该拆的第一份真实工程。
2. 技术栈与硬件适配：为什么选AR8031 + Xilinx 7系列？关键约束全摊开
2.1 AR8031芯片特性与FPGA直驱的底层逻辑
AR8031是Atheros（现属Qualcomm）推出的单端口千兆以太网PHY芯片，支持RGMII v2.0接口、IEEE 802.3az节能以太网、自动协商（Auto-Negotiation）、以及完整的MDIO管理接口。它之所以成为FPGA直驱首选，并非因为“便宜”，而是三个硬指标刚好卡在FPGA可控边界上：
- RGMII时序窗口宽：数据采样点落在时钟上升沿+下降沿中间±1.5ns，比标准GMII的并行总线更易满足7系列FPGA的IOB延迟；
- MDIO协议极简：仅需两根线（MDIO/MDC），MDC为5–25MHz固定频率，无握手机制，FPGA用计数器即可精准模拟；
- 寄存器映射透明：所有功能（如强制速率/双工、环回测试、LED控制）均通过0x00–0x1f标准寄存器配置，无隐藏寄存器或厂商私有指令。
提示：这份代码默认按AR8031 Rev.B版本设计，若你手头是Rev.A，请重点检查0x10寄存器（Extended Status Register）的bit15定义——Rev.A中该位恒为0，而Rev.B用于指示1000BASE-T能力，误读会导致协商失败。
2.2 FPGA平台选型：Xilinx 7系列为何是黄金搭档
代码基于Xilinx Artix-7（XC7A35T-2CSG324C）编写，原因很务实：
- IOB资源足够：RGMII需8根数据线（TXD[3:0]/RXD[3:0]）+2根时钟（TXC/RXC）+2根控制（TX_CTL/RX_CTL），共12个高性能LVCMOS25 IO，Artix-7的CSG324封装有210个可用IO；
- 时钟管理灵活：需同时生成125MHz TXC（发送时钟）、125MHz RXC（接收时钟）、25MHz MDC（MDIO时钟），7系列的MMCM可独立锁定三路时钟且相位可调；
- 无License成本：Vivado WebPACK完全支持，无需购买IP核授权——这点对教学和原型开发至关重要。
若你用Intel Cyclone V，核心逻辑可平移，但必须重写时钟约束：Cyclone V的PLL输出相位抖动更大，RGMII接收侧需额外加两级IDELAYCTRL校准，否则在温度变化时易丢包。
2.3 关键时序约束：RGMII不是“接上线就能跑”的黑匣子
RGMII的致命陷阱在于“时钟与数据的相位关系”。AR8031要求：
- TX方向：TXD/TX_CTL必须在TXC上升沿前1.5ns～2.0ns稳定（Setup Time），下降沿后0.5ns内保持（Hold Time）；
- RX方向：RXD/RX_CTL在RXC上升沿采样，但芯片内部已做90°相位偏移，实际FPGA需将RXC相位设为-90°（即超前90°）才能对齐。
代码中phy_rgmii.xdc文件的关键约束如下：
# TX时钟约束：TXC驱动TXD/TX_CTL，要求严格setup/hold create_clock -name tx_clk -period 8.000 [get_ports {tx_clk}] set_output_delay -clock tx_clk -max 2.0 [get_ports {txd[3:0] tx_ctl}] set_output_delay -clock tx_clk -min 1.5 [get_ports {txd[3:0] tx_ctl}] # RX时钟约束：RXC相位偏移-90°，对应周期8ns的-2ns create_clock -name rx_clk -period 8.000 -waveform {0 4} [get_ports {rx_clk}] set_input_delay -clock rx_clk -max 1.2 [get_ports {rxd[3:0] rx_ctl}] set_input_delay -clock rx_clk -min 0.8 [get_ports {rxd[3:0] rx_ctl}]注意：-waveform {0 4}表示RXC时钟在0ns上升、4ns下降，等效于-90°相位——这是让FPGA IDELAY单元能对齐PHY内部延迟的唯一解法。我第一次调试时漏了这行，结果接收帧CRC全错，查了三天才发现是时钟相位没对齐。
3. 目录结构与模块职责：从顶层到寄存器操作的完整链路
3.1 工程目录树：6个核心文件，每个都不可删减
eth_phy_fpga/ ├── src/ # RTL源码主目录 │ ├── top_eth_phy.v # 顶层模块：整合PHY控制+数据通路 │ ├── phy_mdio_ctrl.v # MDIO控制器：实现读/写PHY寄存器 │ ├── phy_rgmii_tx.v # RGMII发送模块：帧组装+时序对齐 │ ├── phy_rgmii_rx.v # RGMII接收模块：帧解析+CRC校验 │ ├── phy_aneg_fsm.v # 自动协商状态机：处理Link Up/Down事件 │ └── phy_init_seq.v # 上电初始化序列：复位→配置→等待Link ├── constraints/ # 约束文件 │ └── phy_rgmii.xdc # RGMII时序约束（含时钟相位） ├── simulation/ # 仿真测试 │ └── tb_top_eth_phy.v # Testbench：注入随机帧+监控MDIO交互 └── doc/ # 设计说明 └── ar8031_register_map.md # AR8031寄存器速查表（含bit定义）3.2 顶层模块top_eth_phy.v：如何把PHY变成“可编程外设”
顶层模块本质是一个状态机+数据通路的胶合层，其核心接口设计暴露了FPGA直驱的哲学：
module top_eth_phy ( input logic clk_125m, // 主时钟（125MHz） input logic rst_n, // 异步复位（低有效） // RGMII物理接口（直接连AR8031引脚） output logic [3:0] txd, // 发送数据 output logic tx_ctl, // 发送控制（1=数据，0=控制字节） output logic tx_clk, // 发送时钟（125MHz） input logic [3:0] rxd, // 接收数据 input logic rx_ctl, // 接收控制 input logic rx_clk, // 接收时钟（125MHz） // 用户侧接口（像操作UART一样用） input logic tx_valid, // 用户数据有效 input logic [7:0] tx_data, // 用户待发字节 output logic tx_ready, // FPGA准备好接收新字节 output logic rx_valid, // 接收帧有效 output logic [7:0] rx_data, // 接收到的字节 input logic rx_ack // 用户已取走数据，可清空缓冲 );关键设计点：
tx_valid/tx_ready采用握手协议而非FIFO，避免跨时钟域问题——RGMII发送时钟（tx_clk）与用户逻辑时钟（clk_125m）同源，无需异步FIFO；rx_valid/rx_data在rx_clk域采样，但通过两级寄存器同步到clk_125m域再输出，确保用户逻辑安全读取；- 所有PHY状态（Link Status、Speed、Duplex）通过
status_reg寄存器暴露给用户逻辑，地址0x00映射到status_reg[1:0]（Link Status），无需再查MDIO。
3.3 MDIO控制器phy_mdio_ctrl.v：用计数器模拟协议的玄学细节
MDIO协议看似简单（MDC时钟+MDIO双向数据线），但实际有3个反直觉规则：
- 起始空闲态必须为高：MDC空闲时MDIO必须拉高，否则PHY认为总线忙；
- 写操作后必须等32个MDC周期：AR8031规定MDIO写入后需等待至少32个MDC周期才能读取状态，否则返回0xFF；
- 读操作需发送“伪写”：读寄存器前必须先发一个“写0x0000到0x00”的假操作，否则PHY不响应。
控制器核心状态机代码：
always @(posedge mdc_clk or negedge rst_n) begin if (!rst_n) begin mdio_state <= IDLE; mdio_out <= 1'b1; // 空闲态拉高 cnt <= 0; end else begin case (mdio_state) IDLE: begin if (wr_req) begin mdio_state <= START_WRITE; mdio_out <= 1'b0; // 拉低启动 cnt <= 0; end else if (rd_req) begin mdio_state <= START_READ; mdio_out <= 1'b0; cnt <= 0; end end START_WRITE: begin // 发送32-bit写帧：ST(2b)+OP(2b)+PA(5b)+RA(5b)+TA(2b)+DATA(16b) if (cnt < 32) begin mdio_out <= write_frame[cnt]; cnt <= cnt + 1; end else begin mdio_state <= WAIT_ACK; // 写完等32周期 cnt <= 0; end end WAIT_ACK: begin // 必须等满32周期！少1个都会导致后续读失败 if (cnt == 32) begin mdio_state <= IDLE; end else begin cnt <= cnt + 1; end end endcase end end血泪经验：WAIT_ACK状态必须用精确计数器，不能用“检测PHY拉低MDIO”的方式——AR8031在写入后根本不拉低MDIO，它只在读操作时才用MDIO回传数据。我曾用错误的“握手检测”逻辑，导致初始化永远卡在WAIT_ACK，最后靠逻辑分析仪抓波形才定位到问题。
4. 核心流程拆解：从上电到Link Up的每一步都在RTL里
4.1 上电初始化序列phy_init_seq.v：五步走完PHY唤醒
AR8031上电后并非立即可用，必须执行标准初始化流程。代码将此过程拆为5个原子步骤，全部由phy_init_seq.v中的状态机驱动：
| 步骤 | MDIO操作 | 寄存器地址 | 写入值 | 作用 |
|---|---|---|---|---|
| 1. 软复位 | 写0x8000 | 0x00 | 0x9140 | 置位Bit15（Reset）+Bit13（Restart Auto-Neg） |
| 2. 配置协商能力 | 写0x01E1 | 0x04 | 0x01E1 | 告诉PHY：支持10/100/1000全双工，禁用半双工 |
| 3. 配置LED模式 | 写0x0000 | 0x10 | 0x0000 | 关闭LED闪烁，避免干扰电源 |
| 4. 启动协商 | 写0x1140 | 0x00 | 0x1140 | 清除Reset位+重启协商（Bit13） |
| 5. 等待Link | 读0x01 | — | — | 每100ms读一次，bit2=1表示Link Up |
注意：步骤1的
0x9140是关键——Bit15=1触发复位，Bit13=1确保复位后立即重启协商。若只写0x8000（仅复位），PHY会停留在“未协商”状态，永远Link Down。
4.2 自动协商状态机phy_aneg_fsm.v：如何读懂PHY的“心跳”
Link状态不是静态的，PHY会因电缆松动、EMI干扰、温度漂移等动态变化。状态机设计为三级响应：
- Level 1（毫秒级）：每10ms读取0x01寄存器bit2（Link Status），连续3次为0则触发Link Down；
- Level 2（秒级）：Link Down后启动3秒冷却期，期间禁止任何MDIO操作（防止PHY过热）；
- Level 3（自愈）：冷却期满后自动重发步骤4（重启协商），无需用户干预。
状态转移代码片段：
always @(posedge clk_125m or negedge rst_n) begin if (!rst_n) begin aneg_state <= ANEG_IDLE; link_up <= 1'b0; cooldown_cnt <= 0; end else begin case (aneg_state) ANEG_IDLE: begin if (link_stable_cnt >= 3) begin // 连续3次读到Link=1 link_up <= 1'b1; aneg_state <= ANEG_STABLE; end else if (link_down_cnt >= 3) begin // 连续3次Link=0 link_up <= 1'b0; aneg_state <= ANEG_COOLDOWN; cooldown_cnt <= 0; end end ANEG_COOLDOWN: begin if (cooldown_cnt == 3000000) begin // 3秒@125MHz aneg_state <= ANEG_RESTART; end else begin cooldown_cnt <= cooldown_cnt + 1; end end ANEG_RESTART: begin // 触发MDIO写0x1140到0x00，重启协商 mdio_wr_req <= 1'b1; mdio_wr_addr <= 8'h00; mdio_wr_data <= 16'h1140; aneg_state <= ANEG_IDLE; end endcase end end4.3 RGMII发送模块phy_rgmii_tx.v：如何把字节流变成符合规范的帧
发送模块的核心任务是将用户输入的字节流（tx_data）组装成标准以太网帧，并严格对齐RGMII时序。关键逻辑分三层：
- 帧组装层：自动添加前导码（7字节0x55）+SFD（0xD5）+目的MAC+源MAC+Type+Payload+CRC；
- RGMII打包层：将8bit字节扩展为4bit nibble，每周期发2字节（TXD[3:0]送高4位，TX_CTL送低4位）；
- 时序对齐层：用
tx_clk的上升沿锁存数据，确保满足Setup/Hold时间。
发送状态机关键代码：
// 当tx_valid拉高时，启动发送 always @(posedge tx_clk or negedge rst_n) begin if (!rst_n) begin tx_state <= TX_IDLE; tx_cnt <= 0; end else begin case (tx_state) TX_IDLE: begin if (tx_valid) begin tx_state <= TX_PREAMBLE; // 先发7字节前导码 tx_cnt <= 0; end end TX_PREAMBLE: begin if (tx_cnt < 7) begin txd <= 4'h5; // 0x55的高4位 tx_ctl <= 4'h5; // 0x55的低4位 tx_cnt <= tx_cnt + 1; end else begin tx_state <= TX_SFD; // 发SFD 0xD5 end end TX_SFD: begin txd <= 4'hD; // SFD高4位 tx_ctl <= 4'h5; // SFD低4位 tx_state <= TX_MAC_DST; // 进入MAC地址发送 end // ... 后续状态省略，逻辑同理 endcase end end玄学细节：AR8031要求SFD（Start Frame Delimiter）必须为0xD5，且必须紧跟在7字节前导码后。若此处写错成0xD6，PHY会静默丢弃整帧，且不报任何错误——这是最隐蔽的翻车点之一。
5. 避坑指南：那些让开发者凌晨三点还在看逻辑分析仪的典型问题
5.1 现象：上电后Link灯常亮，但rx_valid永远不拉高
原因：RXC时钟相位未校准。AR8031内部对RXC做了90°相移，但FPGA未在约束中声明该相位，导致rxd/rx_ctl在错误时刻被采样。
解决：在phy_rgmii.xdc中强制设置RXC时钟相位为-90°，即-waveform {0 4}，并确保set_input_delay的max/min值按实际PCB走线长度微调（通常max=1.2ns, min=0.8ns）。
5.2 现象：MDIO写操作成功，但读0x01寄存器始终返回0x7809（Link=0）
原因：未执行“伪写”操作。AR8031要求读寄存器前必须先发一个写0x0000到0x00的假指令，否则PHY忽略读请求。
解决：检查phy_mdio_ctrl.v中START_READ状态是否包含“先写0x0000到0x00”的逻辑。若没有，需在START_READ前插入START_WRITE状态并写入{2'b10, 5'b00000, 5'b00000, 2'b01, 16'h0000}。
5.3 现象：发送大帧（>1500字节）时，接收端CRC校验失败率>50%
原因：RGMII发送时序余量不足。大帧持续发送导致IOB温漂，原约束的Setup/Hold时间失效。
解决：在phy_rgmii.xdc中收紧约束——将set_output_delay -max从2.0ns改为1.8ns，-min从1.5ns改为1.6ns，并在Vivado中启用set_property IOSTANDARD LVCMOS25 [get_ports {txd* tx_ctl tx_clk}]确保IO标准一致。
5.4 现象：环境温度升高后Link频繁断开（>40℃）
原因：AR8031的1000BASE-T协商对温度敏感，高温下自动降速到100Mbps，但代码中未监听0x09寄存器（Speed Ability）的变化。
解决：在phy_aneg_fsm.v中增加对0x09寄存器的轮询，当bit12=0（1000Mbps能力丢失）时，主动写0x00寄存器bit6=0（强制100Mbps），避免协商震荡。
5.5 现象：FPGA配置完成后Link Up，但5分钟后自动Down
原因：未处理PHY的节能模式（EEE）。AR8031在空闲时自动进入Energy Efficient Ethernet模式，但FPGA未发送IDLE符号（0x07），导致PHY认为链路中断。
解决：在phy_rgmii_tx.v空闲状态（TX_IDLE）中，当tx_valid==0且link_up==1时，周期性发送txd=4'h0, tx_ctl=4'h7（IDLE符号），间隔≤16us（IEEE 802.3az要求）。
6. 二次开发实战：如何快速适配新PHY或新增功能
6.1 替换PHY芯片：从AR8031迁移到RTL8211FD的三步改造
若需换用RTL8211FD（常见于国产开发板），只需改三处：
- 修改MDIO地址：AR8031默认地址为0x00，RTL8211FD为0x01，在
phy_mdio_ctrl.v中全局替换phy_addr = 2'b00为phy_addr = 2'b01； - 重写初始化序列：RTL8211FD的寄存器映射不同，重点修改
phy_init_seq.v：- 步骤1复位写
0x9000到0x00（非0x8000）； - 步骤2能力配置写
0x01E1到0x09（非0x04）； - 步骤3 LED配置写
0x0000到0x18（非0x10）；
- 步骤1复位写
- 调整RGMII时序：RTL8211FD的RXC采样点在上升沿，无需-90°相位，将
phy_rgmii.xdc中rx_clk的-waveform改为{0 4}（即0ns上升，4ns下降），并删除set_input_delay的负向偏移。
6.2 新增JTAG调试接口：把PHY状态实时“吐”出来
为方便现场调试，可在顶层添加JTAG UART桥接模块，将PHY状态寄存器映射为可读字符串：
// 在top_eth_phy.v中添加 always @(posedge clk_125m) begin if (jtag_uart_tx_ready) begin case (status_reg) 2'b00: jtag_uart_tx_data <= "Link Down"; 2'b01: jtag_uart_tx_data <= "10Mbps"; 2'b10: jtag_uart_tx_data <= "100Mbps"; 2'b11: jtag_uart_tx_data <= "1000Mbps"; endcase end end编译后通过JTAG连接PC，用openocd或urjtag工具即可实时查看Link状态，无需逻辑分析仪。
6.3 性能压测技巧：用PRBS7序列验证物理层稳定性
要验证直驱方案的极限性能，别用ping包——用伪随机序列（PRBS7）灌满链路：
- 在
phy_rgmii_tx.v中，当tx_valid==0且link_up==1时，启动PRBS7 LFSR（线性反馈移位寄存器）； - 将LFSR输出作为
tx_data，以125MHz全速发送； - 在接收端用相同LFSR校验，统计误码率（BER）；
- 若BER > 1e-12，则说明RGMII时序或PCB布线存在隐患。
从那以后我每次做PHY直驱项目，都强制走一遍PRBS7压测——哪怕客户只要求“能Ping通”。因为Link Up只是开始，物理层的沉默错误（Silent Error）才是后期最头疼的玄学问题。希望帮到你。
本文还有配套的精品资源，点击获取
