简介：TL16C754C 四通道 UART 收发器数据手册，面向嵌入式硬件工程师、驱动开发者及串口通信方案选型人员，用于解决多通道异步串口扩展、FIFO 缓冲与流控配置等设计问题。压缩包内为 1 个 PDF 文件，约 1.9MB，完整收录 TI 官方英文原版手册，涵盖引脚兼容性、寄存器映射、电气参数与封装信息，便于直接查阅时序与设计约束。手册重点解析每通道 64 字节收发 FIFO、可编程触发级别、自动 RTS/CTS 与 Xon/Xoff 软硬件流控、全优先级中断系统，以及 IrDA、RS-485 模式和内部环回测试功能；同时给出 1.8V 至 5V 供电、最高 3Mbps 速率及多种时钟输入下的配置要点。已有 218 人学习，适合需要快速完成四通道 UART 选型、驱动初始化与通信可靠性排查的读者对照使用。
1. 四路串口挤在一颗芯片里：先别急着写驱动，把寄存器地图读透
去年帮某团队收拾一个多串口采集板的烂摊子，主控只剩两路 UART，外面却要挂四台设备外加一个调试口。第一反应是软件模拟串口，结果高波特率下 CPU 被中断打断得七零八落；第二反应是加四颗单通道芯片，板子面积直接爆掉。最后落在 TL16C754C 这颗四通道 UART 收发器上——64 脚 TQFP，四个完全独立的异步通信单元，每个通道自带 64 字节收发 FIFO，最高 3 Mbps，1.8 V 到 5 V 都能喂。但它是典型的"接上能通、配错就玄学"的器件：A0–A2 地址线、四根独立片选、复位沿锁存的 CLKSEL、两套并存的 FIFO 触发级别，任何一处理解偏差都会表现成"能发不能收"或者"跑十几分钟丢一串字节"。这篇就按我实际调试的顺序，把寄存器地图、时钟链、FIFO 触发和踩过的坑一次讲清。
2. 拆寄存器地图：3 根地址线怎么管住四个独立通道
这颗芯片最容易让人误判的地方，是"四通道"三个字。它不是一个四路复用的串口，而是四个完整独立的异步通信单元（手册里叫 ACE），每个都有自己的寄存器组、自己的收发 FIFO、自己的中断输出。四个单元之间只共享两样东西：8 位数据总线 D0–D7，以及时钟源。这意味着你在软件上必须把它们当成四个独立外设来对待，只是访问窗口挤在同一个地址空间里。
2.1 片选、地址线与 DLAB 构成的三层寻址
第一层是通道选择：CSA、CSB、CSC、CSD 四根低有效片选，各自对应 A、B、C、D 通道。你可以把四个通道映射到四段互不相干的地址区间，也可以共用一段地址、靠片选译码区分。前者驱动写起来最省心，后者省地址空间但要求译码逻辑严格——我一般选前者。
第二层是寄存器选择：片选拉低之后，A2、A1、A0 三根线在 8 个偏移里挑一个寄存器。这个映射和 16550 体系一致，熟手基本不用查表。
第三层是 DLAB 位（LCR[7]）对偏移 0 和偏移 1 的重定义。DLAB=0 时偏移 0 是接收缓冲 RBR（读）/发送保持 THR（写），偏移 1 是中断使能 IER；DLAB=1 时这两个偏移变成波特率除数的低字节 DLL 和高字节 DLH。这一位是初学者第一个翻车点：初始化时忘了置 DLAB 就去写 DLL，实际写进去的是 THR，等于往发送 FIFO 里塞了一个垃圾字节，对端会莫名其妙收到一个 0x00 或者别的除数低字节。
| 偏移 A2..A0 | DLAB=0 | DLAB=1 | 扩展页（LCR=0xBF 或 EFR[4]=1 时） |
|---|---|---|---|
| 000 | RBR 读 / THR 写 | DLL | — |
| 001 | IER | DLH | — |
| 010 | IIR 读 / FCR 写 | IIR / FCR | EFR 写 |
| 011 | LCR | LCR | — |
| 100 | MCR | MCR | Xon1 / Xon2 |
| 101 | LSR | LSR | — |
| 110 | MSR | MSR | Xoff1 / TCR |
| 111 | SPR | SPR | Xoff2 / TLR |
提示：扩展页是叠在基础页上的一层"套娃"，靠 LCR 的特定值和 EFR[4] 位切换。切换之后一定要记得切回来，否则后面的 LSR 读出来会变成 Xoff1 的值，表现成"状态位全是乱的"。
2.2 真正需要吃透的只有九个寄存器
手册厚厚一叠，实际写驱动时高频操作的寄存器并不多。LCR 定义帧格式（5/6/7/8 数据位、奇偶、1/1.5/2 停止位）和 DLAB；MCR 管 DTR、RTS、OUT2 和环回模式，其中 MCR[7] 在复位之后接管 CLKSEL 的功能；IER 是四个中断源的开关；FCR 负责 FIFO 使能、清空和触发档位选择；IIR 是中断识别，读它才知道该清哪个中断；LSR 给收发状态和错误标志；MSR 给 Modem 侧握手信号变化；SPR 是给软件留的暂存器，调试时可以用来打标记；EFR 则是所有增强功能的总闸。
EFR 值得单独说一下。这颗芯片相对老型号多出来的功能——自动 RTS/CTS、Xon/Xoff 特殊字符、RS-485 模式、TLR 可编程触发级别——全部要通过 EFR 里的使能位打开。EFR[4] 是增强功能总开关，不开它，你写 TCR 和 TLR 会写到一个不存在的地方，读回来永远是 0，然后你会怀疑人生。
2.3 一份能直接落地的初始化序列
下面这段是两个函数，一个是通道初始化，一个是中断分发。基址用宏传入，四个通道共用同一份代码，只是传不同的 base。
#include <stdint.h> /* 通道基址：四个通道各占一段独立片选空间 */ #define UART_A_BASE 0x2000u #define UART_B_BASE 0x2100u #define UART_C_BASE 0x2200u #define UART_D_BASE 0x2300u /* 寄存器偏移，A2..A0 直接映射 */ #define U_RBR 0x0u /* 读，DLAB=0 */ #define U_THR 0x0u /* 写，DLAB=0 */ #define U_DLL 0x0u /* DLAB=1 */ #define U_IER 0x1u #define U_DLH 0x1u /* DLAB=1 */ #define U_IIR 0x2u /* 读 */ #define U_FCR 0x2u /* 写 */ #define U_LCR 0x3u #define U_MCR 0x4u #define U_LSR 0x5u #define U_MSR 0x6u #define U_SPR 0x7u #define U_WR(base, off, v) (*(volatile uint8_t *)((base) + (off)) = (uint8_t)(v)) #define U_RD(base, off) (*(volatile uint8_t *)((base) + (off))) /* * ref_clk_hz：进入芯片 XTAL1 的实际参考时钟。 * 若 CLKSEL 在复位时为低（divide-by-4），这里传晶振频率 / 4 的结果； * 若 CLKSEL 为高（divide-by-1），直接传晶振频率。 * baud：目标波特率。 */ void uart_ch_init(uint32_t base, uint32_t ref_clk_hz, uint32_t baud) { uint32_t div = ref_clk_hz / (16u * baud); /* 16 倍过采样 */ if (div == 0u) div = 1u; /* 除数下限 1 */ if (div > 0xFFFFu) div = 0xFFFFu; /* 除数上限 2^16-1 */ U_WR(base, U_IER, 0x00); /* 先关中断，避免初始化期间误进 ISR */ U_WR(base, U_LCR, 0x80); /* DLAB=1，把偏移 0/1 切成 DLL/DLH */ U_WR(base, U_DLL, div & 0xFFu); U_WR(base, U_DLH, (div >> 8) & 0xFFu); U_WR(base, U_LCR, 0x03); /* 回 DLAB=0，8 数据位 + 1 停止位 + 无校验 */ U_WR(base, U_FCR, 0x07); /* FIFO 使能 + 清空收 + 清空发 */ U_WR(base, U_MCR, 0x08); /* OUT2=1：三态中断输出打开（INTSEL 为低时生效） */ U_WR(base, U_IER, 0x01); /* 只开"接收数据可用"中断 */ }这段代码有三个参数值得盯住。ref_clk_hz不是晶振频率，而是经过 CLKSEL 分频后真正喂给波特率发生器的参考时钟——这是最容易错的一处，写错一倍，串口就是乱码。div的 16 倍关系来自芯片的固定过采样结构，除数范围 1 到 65535，超出就截断，截断之后波特率自然对不上。U_MCR写 0x08 是打开 OUT2，也就是三态中断输出的使能位；如果板子把 INTSEL 拉高了，中断被强制连续输出，这一位就失去意义，但写了没坏处。
ISR 那边要按 IIR 的编码分发，顺序不能乱：
void uart_ch_isr(uint32_t base) { uint8_t iir = U_RD(base, U_IIR); if (iir & 0x01u) return; /* bit0=1 表示没有挂起中断，直接退出 */ switch (iir & 0x0Eu) { case 0x06u: /* 优先级最高：接收线路错误 */ (void)U_RD(base, U_LSR); /* 必须读 LSR 才能清掉 */ break; case 0x0Cu: /* FIFO 字符超时：残留的半个包 */ while (U_RD(base, U_LSR) & 0x01u) fifo_push(U_RD(base, U_RBR)); break; case 0x04u: /* 接收数据达到触发级别 */ while (U_RD(base, U_LSR) & 0x01u) fifo_push(U_RD(base, U_RBR)); break; case 0x02u: /* THR 空，可以续下一个字节 */ if (tx_len) { U_WR(base, U_THR, next_byte()); } else { U_WR(base, U_IER, 0x01u); } /* 发完就关掉 THR 中断 */ break; default: /* 0x00：Modem 状态变化 */ (void)U_RD(base, U_MSR); /* 读 MSR 清中断 */ break; } }iir & 0x0E取的是中断标识位，0x06是线路状态错误，0x0C是字符超时，0x04是接收数据可用，0x02是发送保持寄存器空。这里有个细节：字符超时和接收数据可用要分开处理，超时中断意味着 FIFO 里躺着的字节数不足触发级别，可能只有一个半包，如果你只按触发级别批量读，这个尾巴会一直留在 FIFO 里，直到下一次凑够数——表现就是"偶尔少收最后几个字节"。
3. 时钟链与波特率：CLKSEL 只在复位沿说了算
这一章是我认为整颗芯片最容易吃亏的部分。手册里写着支持 24 MHz 晶振输入对应 1.5 Mbps、48 MHz 振荡器输入对应 3 Mbps，但没人在第一遍读的时候会注意前面的分频条件。
3.1 CLKSEL 被复位沿锁存进 MCR[7]
CLKSEL 这根引脚的功能是在复位期间决定输入时钟走 divide-by-1 还是 divide-by-4。关键点在于"锁存"两个字：复位信号（高有效）的下降沿那一刻，CLKSEL 的电平被采进 MCR[7]，之后这根引脚就不再实时影响分频了。逻辑 1 选 divide-by-1，同时 MCR[7] 锁成 0；逻辑 0 选 divide-by-4，MCR[7] 锁成 1。
这个设计的实际意义是：你可以在复位之后通过改写 MCR[7] 来切换分频比。但它也是双刃剑——如果有人在你初始化之前动了 MCR[7]，或者复位时序上 CLKSEL 还没稳定就释放了复位，你算出来的除数就整体差 4 倍，波特率直接偏到天上去。
我一般的做法是：硬件上把 CLKSEL 用电阻固定死，软件里在初始化函数开头显式读一次 MCR[7] 并把实际分频比打到一个变量里，后面算除数全部基于这个变量，绝不硬编码。
3.2 从参考时钟倒推 DLL/DLH
波特率发生器的关系很朴素：参考时钟 / (16 × 除数) = 波特率，其中参考时钟 = 输入时钟 / 分频比。反推就是除数 = 参考时钟 / (16 × 波特率)，取整后写进 DLH:DLL。
下面这张表是手册里几组典型组合，我把它们换算成了"参考时钟"，方便直接填进上面的初始化函数：
| 供电电压 | 时钟输入方式 | 输入频率 | 最高速率 | 分频后参考时钟 | 目标 115200 时的除数 |
|---|---|---|---|---|---|
| 5 V | 振荡器 | 48 MHz | 3 Mbps | 48 MHz（÷1） | 26 |
| 3.3 V | 振荡器 | 32 MHz | 2 Mbps | 32 MHz（÷1） | 17 |
| 2.5 V | 晶振 | 24 MHz | 1.5 Mbps | 24 MHz（÷1） | 13 |
| 1.8 V | 晶振 | 16 MHz | 1 Mbps | 16 MHz（÷1） | 8 |
| 任意 | 晶振 + CLKSEL 拉低 | 24 MHz | 受限于 6 MHz 参考 | 6 MHz（÷4） | 3 |
最后一行是很多人没意识到的：CLKSEL 拉低之后参考时钟变成 6 MHz，同样跑 115200，除数只剩 3，误差会被放大得非常夸张。所以除非你确实需要降频省功耗，否则别动 CLKSEL 的默认分频。
3.3 把误差压到 1.5% 以内
除数是整数，必然存在量化误差。实际波特率 = 参考时钟 / (16 × 取整后的除数)，误差 = |实际 - 目标| / 目标。经验红线是单边不超过 1.5%，累计到收发两端就是 3%，再往上 UART 的采样点就会漂到边沿外面去，表现成"低速能通、高速乱码"。
48 MHz 参考时钟跑 115200，理论除数 26.0417，取 26 得实际 115384，误差 0.16%，很安全。24 MHz 跑 115200，理论 13.0208，取 13 得 115384，误差同样是 0.16%。但如果你用 6 MHz 参考时钟跑 921600，理论除数只有 0.406，取 1 之后实际波特率 375000，误差大到没法用——这就是"低速档位能跑、高速档位必须换时钟"的物理原因。
反过来还有一条边界：除数为 1 时就是这颗芯片在该时钟下的速率上限。手册标 3 Mbps 是针对 48 MHz 振荡器输入的 5 V 场景，你拿 24 MHz 晶振想跑 3 Mbps，除数算出来是 0.5，根本不存在，硬件直接不认。
4. 64 字节 FIFO 与触发级别：中断和 DMA 的开关怎么调
FIFO 是这颗芯片相对单通道器件的核心价值，但它的配置逻辑有两套并行机制，不搞清楚会反复改代码。
4.1 FCR 给的是固定档位，TLR 给的是任意值
复位之后收发 FIFO 都是关的，等效触发级别是 1 字节——也就是每来一个字节就中断一次，CPU 被打断得厉害。打开 FIFO 之后，FCR 里可以选几档固定触发级别，这是 16550 时代就有的老机制，兼容性好但粒度粗。
TLR 是后来加的：收发各一个寄存器，可以写 0 到 63 之间任意值作为触发点。代价是要先把 EFR[4] 打开，再通过 MCR 里的某一位把扩展页切出来，才能访问 TLR。写完记得切回去。
硬件流控还多一层：TCR 存的是"接收 FIFO 涨到多少就发 Xoff / 拉高 RTS"，和 TLR 那个"涨到多少就产生中断"是两个完全独立的阈值。我吃过一次亏——把这两个阈值设成一样，结果 FIFO 刚到中断线，流控同时也拉停了，中断服务程序还没来得及读，对端已经被叫停，吞吐直接砍半。正确做法是流控阈值设得比中断阈值高十几个字节，留出中断响应窗口。
4.2 IIR 的优先级顺序是固定的
中断识别的编码里，优先级从高到低是：接收线路错误 → 接收数据可用/字符超时 → 发送保持寄存器空 → Modem 状态。这个顺序是硬件定死的，你只能顺着它写。
实际写法上有两个习惯。第一，ISR 进来先读 IIR，读到没有挂起中断（bit0=1）就立刻返回，别做任何多余的事。第二，处理线路错误那一档时必须读 LSR，不读就清不掉，中断会一直挂着，CPU 卡在 ISR 里出不来——这是个非常经典的黑匣子现象，示波器上看 TX 完全静止，其实程序根本没跑出中断。
还有一点：线路错误是整包级别的，一个字节出错，后面 FIFO 里的字节依然要读出来，但你要在数据流里打上错误标记，让上层决定丢弃还是重传。手册里 RX FIFO 每个字节额外带 3 个错误位，就是为了让这个判断成为可能。
4.3 RXRDY/TXRDY 是线或输出，且有一个封装缺口
如果走 DMA 而不是中断，就要用 RXRDY 和 TXRDY 这两根引脚。它们的语义是"四个通道的状态做线或"：任意一个通道的接收 FIFO 达到触发级别或者发生超时，RXRDY 就拉低；四个通道的接收 FIFO 全空，才恢复高电平。TXRDY 反过来，任意通道有空位就拉低，四个发送 FIFO 全满才拉高。
线或的好处是省引脚，坏处是你没法从引脚本身判断是哪个通道需要服务，必须回读状态——手册里提到的 FIFORDY 寄存器就是干这个的，一次访问拿到四个通道的 TXRDY/RXRDY 状态。写 DMA 服务程序时，正确顺序是先读 FIFORDY 定位通道，再读该通道的 FIFO，别一上来就轮询四个通道。
注意：PM 封装的那个型号不支持 RXRDY 和 TXRDY。如果你的方案里靠这两根线做 DMA 握手，选型时一定要把这条排除掉，否则画完板子才发现引脚是死的，只能改回中断方式，前期时序全白算。
5. 避坑与排查：五个让我返工的现象
这一章全是血泪经验，按现象、原因、解决三段写，顺序基本就是我踩坑的时间顺序。
5.1 总线与复位侧的三个坑
现象一：能发不能收，TX 上波形漂亮，RX 引脚一直高。
原因：初始化里忘了置 DLAB 就直接写除数，或者写了除数之后忘了把 LCR[7] 改回 0，导致后面所有对偏移 0 的读操作都落到了 DLL 上，永远读不到有效数据。也有一种情况是 MCR 里没打开 OUT2，中断根本出不来，CPU 从来没被通知过来数据。
解决：在初始化函数末尾加一条自检——往 SPR 写 0x5A 再读回来，对得上说明地址译码和数据总线是通的；然后读一次 LCR 确认 bit7 是 0；最后读 LSR 的 bit0（数据就绪）在环回模式下应该能翻转。这三步任何一步失败，问题就锁定在对应环节，不用瞎猜。
现象二：复位之后偶尔能跑，断电重启就死，反复上电才正常。
原因：CLKSEL 在复位沿被采样，如果复位释放的时刻 CLKSEL 还在跳变（比如上拉电阻太大、走线太长），锁进 MCR[7] 的值就是随机的，分频比在 1 和 4 之间随机跳，波特率也跟着随机偏。
解决：硬件上把 CLKSEL 用 4.7 kΩ 以内的电阻直接拉到固定电平，别留悬空；软件上在初始化最开始读一次 MCR[7]，把实际分频比打日志，跑十次上电看是不是每次一致。
现象三：四个通道同时工作时，偶发丢字节，单独测每个通道都正常。
原因：四个通道共享数据总线和时钟，片选译码如果做得不严，两个通道的地址区间有重叠，读写就会撞车。另一种可能是片选和读写选通的时序余量不够，高速 CPU 下建立保持时间不够。
解决：先做地址唯一性测试——往 A 通道的 SPR 写 0xAA，往 B 通道写 0x55，再读回来交叉验证，只要有一个不对就是译码问题。时序问题用逻辑分析仪抓 CS、IOR、IOW 和 D0 的同屏波形，重点看 IOR 有效期间数据是否已经稳定。
5.2 数据通路与流控侧的两个坑
现象四：硬件流控打开之后，吞吐量只有理论值的一半，而且对端偶尔卡死。
原因：TCR 里的流控阈值和 TLR 里的中断阈值设成了同一个值，FIFO 一到线就同时触发中断和发 Xoff，中断还没响应完流控已经生效。另一种情况是自动 CTS 使能之后，CTS 引脚悬空被读成低，发送被永久挂起。
解决：把流控阈值设得比中断阈值高 12 到 16 个字节，给中断响应留窗口；CTS 和 RTS 这类握手信号一定要有确定电平，别指望内部上拉。如果对端设备不支持硬件流控，就退到软件流控，用可编程的 Xon/Xoff 字符，并且打开 Xon Any 恢复功能——这样即使中间丢了 Xoff，只要收到任意一个 Xon 就能自动恢复传输，算是这颗芯片给的后悔药。
现象五：接收 FIFO 里明明有数据，中断就是不来。
原因：FIFO 触发级别设得太高，比如设成 56 字节，对端每次只发 20 字节的短包，永远凑不够触发条件；虽然字符超时机制理论上能在 4 个字符时间后补一个中断，但如果超时逻辑被 FCR 的清空操作干扰，或者程序里把超时中断在 IER 里关掉了，就彻底收不到。
解决：短包场景把接收触发级别降到 8 到 16 字节，让中断早点来；同时确认 IER 里接收数据可用的那一位是开的，别指望字符超时单独工作。调试时可以直接读 FIFO 里可用的字节数（手册里有对应的计数寄存器），对比触发级别，一眼就能看出差多少。
6. 进阶：用内部环回把驱动验证从"猜"变成"测"
前面所有配置，最后都要落到一个问题上：我怎么知道驱动是对的。这颗芯片内置的环回能力就是为这个准备的——置位 MCR 里的环回位，TX 引脚会在内部直接接到 RX，外部引脚被断开，发什么收什么，完全不依赖对端设备和线缆。
我的验证顺序是这样的：先单通道环回，发 256 个字节的递增序列，校验收回来的是不是完全一致；通过之后把接收触发级别从 1 改到 16、再改到 32，每种配置跑一遍，确认中断次数和预期一致；然后把四个通道同时开环回，各自发不同的图案，检查有没有串道。这一套跑完，寄存器配置、FIFO 逻辑、中断分发三块基本就干净了，剩下的问题一定是外部线路或者对端设备。
环回模式还能测出一类隐蔽故障：如果你把 MCR 的环回位和自动流控同时打开，内部的 RTS 会直接连到 CTS，等于自己给自己发握手信号，这时候如果流控阈值设错，会立刻表现为"发几个字节就停"，比接真实设备测快得多。
RS-485 半双工是另一个值得单独说的场景。这颗芯片支持把 DTR 引脚复用成外部收发器的方向控制，发送时自动拉一个方向、发完拉回来。落地时有两个细节：一是方向切换的建立时间要留够，别等最后一个停止位还在移位就把方向翻过来，那会切掉半个位；二是使能 RS-485 模式要经过 EFR 里的对应位，具体位号以手册寄存器定义为准，别照着别的型号抄。
| 验证项 | 配置 | 预期结果 |
|---|---|---|
| 单通道环回 | MCR 环回位置 1，触发级别 1 | 256 字节收发完全一致 |
| 触发级别扫描 | 触发级别 1 / 16 / 32 | 中断次数与字节数成正比 |
| 四通道并发 | 四通道同时环回，图案互不相同 | 无串道，无丢失 |
| 流控自环 | 环回 + 自动 RTS/CTS | 发送在阈值处暂停并恢复 |
| 波特率边界 | 除数取 1 和 65535 | 两端均无帧错误 |
从那以后我每次碰这颗芯片，都强制先跑一遍环回自检再上真实设备——省下来的不是调试时间，是那种"到底是芯片配错了还是线接反了"的反复怀疑。希望帮到你。
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