Design Compiler 综合本质：时序驱动的电路重构而非代码翻译-平芜编程栈

简介：本资源是一份面向数字电路设计初学者与EDA工程师的Design Compiler（DC）中文入门教程，聚焦电路综合核心原理与全流程实操。内容系统讲解综合的转换、优化、映射三阶段机制，深入剖析时序约束设置（如时钟定义、输入/输出延迟、多周期路径）、静态时序分析驱动的路径优化、工艺库映射规范及可重用综合脚本编写方法，并结合Verilog语言成分（如if语句）到门级单元的具体映射实例展开说明。资源为单文件Word文档（.doc），全文约954KB，结构清晰，含第四章完整教学内容，覆盖综合定位、约束要求、结果验证及前端设计流程衔接等关键环节。目前已有465人学习下载，适合高校IC设计课程辅助学习、FPGA/ASIC前端工程师快速掌握Synopsys DC综合实战要点。

1. Design Compiler 不是“翻译器”，而是带时序感知的电路重构引擎：为什么你写的 Verilog 和 DC 综合出来的门级网表，根本不是同一张逻辑图？

你写了一段看似干净的always @(posedge clk) q <= a ^ b;，DC 却输出一个带复位树、时钟门控单元、甚至插入了缓冲器链的网表；你加了set_max_delay 5，DC 却把关键路径拆成三段、在中间塞进寄存器——这不是工具“不听话”，而是 DC 从不把你的代码当最终电路蓝图，它只把它当约束求解问题的输入描述。Design Compiler 的本质，是一个以工艺库为物理约束空间、以静态时序分析（STA）为唯一裁判、以面积/功耗/时序三者折中为目标函数的自动电路重构系统。它不“编译”代码，它“重写”电路：把行为语义映射成可实现的物理结构，再用 STA 反复验证、推翻、重建。这解释了所有反直觉现象——为什么if没写else就冒出锁存器（DC 必须保证所有输入组合下输出有定义）；为什么case加了full_case后面积骤降却可能功能错（DC 直接删掉了未覆盖状态的逻辑分支）；为什么你改一行set_clock_uncertainty，整个关键路径的优化策略就彻底转向（时序余量变了，优化优先级重排）。搞懂这一点，你就跳出了“写代码→出网表”的线性思维，进入“建模约束→引导重构→验证物理可行性”的真实综合世界。这份中文版 DC 使用指南的价值，正在于它不教你命令怎么敲，而带你一层层剥开：DC 如何把你的 Verilog 当作一组布尔方程来解？它如何用gtech.db构建初始解空间？又如何用core_slow.db的延迟模型把抽象逻辑逼进硅片的物理极限？接下来，我们从机制底层开始拆解。

2. 综合三阶段：转换、优化、映射——DC 如何把你的 Verilog 变成一张可制造的门级网表？

2.1 转换（Translation）：从 HDL 到 gtech.db 的“无约束逻辑骨架”

转换阶段不是语法解析，而是逻辑等价展开。DC 首先将 Verilog 行为描述（如assign y = a & b | c;）分解为基本布尔操作，然后在gtech.db库中查找对应的标准单元。gtech.db是 Synopsys 提供的“通用技术库”，它只包含纯逻辑功能定义（AND、OR、NOT、MUX 等），不含任何物理属性（延迟、驱动能力、面积）。此时生成的网表是“理想化”的：所有连线延迟为 0，所有单元驱动无限负载，所有路径都假设在最坏工艺角下运行。这个阶段的关键输出是elaborated设计——一个完全展开、无层次、仅含基本门的中间表示。

# 在 dc_shell-t 中执行转换的典型流程 read_verilog ./rtl/top.v analyze -format verilog top elaborate top # 此时设计已展开为 gtech.db 单元组成的网表 report_cell -hierarchy

提示：elaborate后的网表里看不到任何触发器（FF）或锁存器（Latch）——它们尚未被识别。DC 此时只做逻辑展开，时序单元的识别发生在后续的link和compile阶段。

这个“骨架”之所以必须用gtech.db，是因为它提供了与工艺无关的标准化接口。无论你最终映射到 28nm 还是 7nm 工艺库，gtech.db的 AND 单元语义永远一致。这就保证了 RTL 描述的可移植性：同一份 Verilog，在不同工艺节点上转换出的逻辑骨架完全相同，差异只在后续映射阶段引入。

2.2 优化（Optimization）：基于静态时序分析（STA）的迭代重构

优化不是“加速”或“减小面积”的单向操作，而是以时序违例为驱动的局部重写循环。DC 内置的DesignTimer工具会实时对当前网表进行 STA，找出所有setup/hold违例路径。然后，它启动三类重构动作：

逻辑重构（Logic Restructuring）：将a & b | a & c重写为a & (b | c)，减少扇出和关键路径深度；
寄存器重定时（Retiming）：把组合逻辑前的寄存器后移，或把组合逻辑后的寄存器前移，平衡路径延迟；
门级优化（Gate-level Optimization）：用更快但面积更大的单元替换慢单元（如用 NAND+INV 替代 AND+OR），或插入缓冲器修复max_transition违例。

这个过程高度依赖target_library（如core_slow.db）中的精确延迟模型。core_slow.db包含每个单元在不同输入转换时间、不同输出负载下的查表延迟（LUT-based delay），DC 用这些数据精确计算每条路径的到达时间（arrival time）和所需时间（required time）。

# 启动优化前必须设置 target_library 和时序约束 set_target_library "core_slow.db" create_clock -name CLK -period 10 [get_ports clk] set_input_delay 2 -clock CLK [all_inputs] set_output_delay 2 -clock CLK [all_outputs] # 此时 run_compile 才会真正启动基于 STA 的优化循环 compile

注意：compile命令不是一次执行完的黑盒。DC 实际上会运行多轮map→optimize→restructure→legalize，每轮后都调用DesignTimer重新分析时序。只有当所有路径满足set_max_delay且无max_fanout/max_capacitance违例时，优化才终止。

2.3 映射（Mapping）：从 gtech.db 到 core_slow.db 的“物理绑定”

映射是工艺库驱动的单元替换。DC 扫描gtech.db骨架中的每个门（如GTECH_AND2），在target_library（core_slow.db）中查找功能等价、但带物理属性的单元（如AND2X1）。这个查找不是简单的一对一，而是带约束的匹配：

AND2X1的驱动能力必须 ≥ 下级单元总输入电容；
AND2X1的延迟必须满足该路径的required_time；
如果找不到满足条件的AND2X1，DC 会尝试AND2X2（更大驱动）或AND2X05（更小面积但更慢）。

映射完成后，网表中所有单元都来自core_slow.db，具备真实延迟、面积、功耗数据。此时report_timing输出的不再是理论值，而是可交付给后端布局布线（PnR）工具的物理可实现路径。

# 映射后验证物理可行性 report_timing -path full -delay max report_area -hierarchy # 输出显示：所有单元名已变为 core_slow.db 中的实际名称（如 AND2X1, FFNX2）

这个三阶段并非严格线性。DC 在compile中会穿插执行转换、优化、映射，形成闭环。例如，优化中发现某路径max_fanout=10违例，DC 可能先插入缓冲器（映射新单元），再重做逻辑重构（优化），最后重新转换部分子模块。理解这个闭环，才能明白为什么compile命令耗时长、结果不可预测——它是在高维物理约束空间里搜索最优解。

3. Verilog 语句到门级网表的映射机制：为什么你的代码写法直接决定 DC 生成的电路结构？

3.1 If 语句：隐含优先级编码器，锁存器是未覆盖状态的“默认保持”

if语句的综合结果不是简单的多路选择器（MUX），而是带优先级的译码网络。DC 将if (A==B) Z=1; else Z=0;解析为：当A==B为真时，输出1；否则，输出0。这个“否则”分支在硬件上必须有物理实现——即一个保持Z值的锁存器（Latch）。但若你在if中遗漏了所有情况（如if (num==2'b00)但没写else），DC 无法推断num的其他取值下Z应为何值，只能插入锁存器维持原值，导致异步反馈环。

// 【例 2】危险的不完全译码 —— DC 必然插入 Latch module if_bad(num,xval,yval,zval,dec); input [1:0] num; input xval,yval,zval; output dec; reg dec; always@(num or xval or yval or zval) begin if (num == 2'b00) dec <= xval; // num=00 -> xval else if (num == 2'b01) dec <= yval; // num=01 -> yval else if (num == 2'b10) dec <= zval; // num=10 -> zval // num=11 时 dec 无定义！DC 插入 Latch 保持旧值 end endmodule

避坑 / 常见问题 / 排查
现象：综合报告中出现latch inferred警告，且时序分析显示 latch 输入路径存在 hold 违例。
原因：always块中未对所有输入组合赋值，DC 强制插入锁存器维持输出。锁存器对时钟边沿敏感度低，极易引发 hold 违例。
解决：在always块开头添加默认赋值dec <= 1'b0;，或补全else分支。
现象：if语句综合后面积比case大 30%，关键路径延迟更高。
原因：if生成优先级编码器，逻辑深度随分支数线性增长（if-else if-else if产生串行比较）；case默认生成并行译码，逻辑深度恒定。
解决：对性能敏感的多路选择，优先用case；若需优先级，明确用priority关键字。
现象：仿真通过，但综合后功能错误，dec在num=11时输出随机值。
原因：if不完全译码 + 未初始化reg dec，导致 latch 初始态不确定。仿真器按 Verilog 语义初始化为x，而 DC 综合的 latch 初始态由工艺库定义（常为0或不定）。
解决：reg dec必须在 reset 逻辑中显式初始化，或用initial dec=1'b0;（仅用于仿真）。

3.2 Case 语句：并行译码的默认行为与编译指导的“强制干预”

case语句的默认综合结果是完全并行的译码器：所有case项同时比较，输出由匹配项决定。这带来两个关键特性：一是逻辑深度恒定（与分支数无关），二是面积随分支数线性增长。但若case未覆盖所有可能值（如num为 2-bit 却只写了 3 个分支），DC 会插入默认逻辑（常为0）或报错，而非锁存器。

// 【例 4】全译码 case —— DC 生成并行比较器 module CASE_BEST(num, xval, yval, zval, aval, dec); input [1:0] num; input xval, yval, zval, aval; output dec; reg dec; always@(num or xval or yval or zval or aval) begin case (num) 2'b00: dec <= xval; // 所有 4 种取值全覆盖 2'b01: dec <= yval; 2'b10: dec <= zval; 2'b11: dec <= aval; endcase end endmodule

Synopsys 编译指导（//synopsys ...）是 DC 特有的“指令注入”机制，它绕过 Verilog 语义，直接告诉 DC 如何映射：

//synopsys parallel_case：强制将不完全译码的case视为并行结构，忽略未覆盖项（DC 不生成默认逻辑）；
//synopsys full_case：强制将不完全译码的case视为全译码，DC 删除未覆盖项的比较逻辑。

// 【例 6】使用 full_case 指导 —— DC 删除未覆盖项逻辑 module CASE_full(num, xval, yval, dec); input [1:0] num; input xval, yval; output dec; reg dec; always@(num or xval or yval) begin case (num) //synopsys full_case 2'b00: dec <= xval; 2'b01: dec <= yval; // 2'b10 和 2'b11 被 DC 忽略！ endcase end endmodule

注意：full_case和parallel_case是 DC 专有指令，仿真器（如 VCS、ModelSim）完全忽略它们。这意味着：仿真时num=2'b10会执行default分支（若存在）或保持dec旧值；而综合后num=2'b10时dec输出为未定义（可能是0或x）。这是功能不一致的根源。

3.3 Always 语句：组合逻辑与时序逻辑的“触发器识别协议”

always块的综合结果完全由其敏感列表（sensitivity list）和内部赋值方式决定。DC 用一套严格的规则识别时序单元：

组合逻辑：敏感列表必须包含块内读取的所有信号（always @(*)最安全），且无时钟边沿（posedge/negedge）；
时序逻辑（FF）：敏感列表必须含且仅含一个时钟边沿（posedge clk）和可选的异步复位（negedge rst_n），且赋值必须用非阻塞赋值（<=）。

// 【例 7】组合逻辑：DC 生成纯组合电路（AND+OR） module always_1 (y, a, b, c, d); output y; input a, b, c, d; reg y, tmp1, tmp2; always @(a or b or c or d) begin // 敏感列表完整 tmp1 = a & b; // 阻塞赋值允许 tmp2 = c & d; y = tmp1 | tmp2; end endmodule // 【例 8】时序逻辑：DC 生成 DFF（带异步复位） module nbex2 (q, a, b, clk, rst_n); output q; input clk, rst_n, a, b; reg q; always @(posedge clk or negedge rst_n) begin // 仅含时钟边沿和异步复位 if (!rst_n) q <= 1'b0; // 非阻塞赋值 else q <= a ^ b; end endmodule

避坑 / 常见问题 / 排查
现象：always @(a or b)中漏写c，综合后y对c变化无响应，但仿真正常。
原因：DC 严格按敏感列表生成组合逻辑，漏信号导致y的逻辑函数不包含c；仿真器按@(*)自动补全，掩盖问题。
解决：永远用always @(*)替代显式列表，或用 lint 工具检查。
现象：always @(posedge clk)块中用阻塞赋值（=），DC 综合出锁存器而非触发器。
原因：DC 将阻塞赋值解读为“组合逻辑需保持”，强制插入 latch。
解决：时序逻辑块内必须用<=；组合逻辑块内可用=，但推荐统一用<=避免混淆。
现象：异步复位rst_n综合后无复位功能，q在rst_n有效时仍变化。
原因：rst_n未在敏感列表中声明为negedge，或if (!rst_n)条件写成if (rst_n == 1'b0)（DC 不识别电平敏感）。
解决：异步复位必须写为always @(posedge clk or negedge rst_n)且条件为if (!rst_n)。

4. Design Compiler 工作流的核心命令与环境配置：从启动到生成可交付网表的完整链路

4.1 启动模式与脚本执行：dc_shell-t 为何是工业级首选？

DC 提供三种启动模式，但dc_shell-t（TCL 模式）是唯一支持生产级脚本自动化的模式。原因在于：

dc_shell（dcsh 模式）使用 Synopsys 自研语法，不兼容标准 TCL，脚本无法复用；
design_analyzer是图形界面，无法集成到 CI/CD 流水线；
dc_shell-t完全基于 TCL，可调用exec运行 shell 命令、用foreach遍历模块、用catch捕获错误，是真正的编程环境。

# 典型的 production-ready 综合脚本（run_dc.tcl） # 1. 初始化环境 source .synopsys_dc.setup # 2. 读取设计 read_verilog ../rtl/top.v # 3. 链接库 set link_library "* $env(LIB_PATH)/core_slow.db" set target_library "$env(LIB_PATH)/core_slow.db" # 4. 设置约束 create_clock -name CLK -period 10 [get_ports clk] set_input_delay 1.5 -clock CLK [all_inputs] set_output_delay 1.5 -clock CLK [all_outputs] # 5. 执行综合 compile_ultra -no_autoungroup ;# 使用 ultra 模式获得更好 QoR # 6. 保存结果 write_file -format ddc -hierarchy -output ./netlist/top.ddc write_file -format verilog -hierarchy -output ./netlist/top.v

.synopsys_dc.setup是 DC 的“启动配置文件”，它定义了 DC 的全局行为。DC 启动时按顺序搜索三个位置的该文件：$SYNOPSYS/admin/setup（厂商默认）、$HOME（用户全局）、当前目录（项目级）。项目级文件可覆盖前两者，实现 per-project 配置。

# .synopsys_dc.setup 示例（关键配置） # 设置库搜索路径 set search_path [concat "./lib" "$env(SYNOPSYS)/libraries/syn" "$env(LIB_PATH)"] # 加载标准库 set link_library "* $search_path/core_slow.db $search_path/gtech.db" set target_library "$search_path/core_slow.db" # 设置 DesignWare set synthetic_library "$search_path/standard.sldb" # 设置默认工作环境 set_operating_conditions "slow" set_wire_load_model -name "tsmc28_wl12"

注意：link_library中的*是强制要求。它告诉 DC：在解析模块实例时，优先搜索内存中已加载的设计（如read_verilog读入的模块），再搜索link_library中的库。没有*，DC 会报unresolved design reference，因为它找不到你自定义的子模块。

4.2 关键约束命令详解：为什么 set_max_transition 比 set_max_delay 更易引发违例？

DC 的约束分为两类：设计规则约束（DRC）和时序约束（Timing Constraint）。DRC 约束（set_max_transition,set_max_capacitance,set_max_fanout）定义了单元引脚的物理电气边界，违反它们会导致芯片在实际硅片上无法工作（如信号边沿过缓、电容过载）。时序约束（create_clock,set_input_delay,set_output_delay）定义了数据路径的时间窗口。

set_max_transition 0.3 [all_outputs]：要求所有输出引脚的信号转换时间 ≤ 0.3ns。DC 会插入缓冲器（buffer）来加速慢转换，但缓冲器增加面积和延迟，可能恶化时序。
set_max_capacitance 0.5 [all_outputs]：要求所有输出引脚驱动的总电容 ≤ 0.5pF。DC 会用驱动能力更强的单元（如BUFHX4替代BUFHX1）来满足，但大单元面积更大。
set_max_fanout 8 [all_outputs]：要求所有输出引脚扇出 ≤ 8。DC 会复制驱动单元（buffer tree）来分担负载。

这些 DRC 约束的优先级高于时序约束。当set_max_transition违例时，DC 会不惜增加面积和延迟也要插入 buffer；而set_max_delay违例时，DC 可能选择增大面积换速度，或接受轻微违例。这就是为什么 DRC 违例更“致命”——它直接威胁芯片的物理可制造性。

# 检查 DRC 违例的典型命令 check_design ;# 检查设计完整性（未连接端口、未驱动引脚等） report_constraint -all_violators ;# 报告所有违例（含 DRC 和时序） report_power -hierarchy ;# 报告功耗，DRC 违例常伴随功耗激增

4.3 综合流程的四个核心阶段命令链

完整的 DC 综合流程由四个原子命令构成，缺一不可：

read_*：读取设计源文件（Verilog/VHDL/DB）；
link：解析模块引用，构建设计层次（Hierarchy）；
compile：执行转换、优化、映射三阶段，生成门级网表；
write_file：输出网表、报告等交付物。

# 四阶段命令链示例（带错误检查） if {[catch {read_verilog ../rtl/top.v} err]} { echo "ERROR: read_verilog failed - $err" exit 1 } if {[catch {link} err]} { echo "ERROR: link failed - $err" # 检查是否因 link_library 缺失 * 导致 unresolved reference report_reference -unresolved exit 1 } if {[catch {compile} err]} { echo "ERROR: compile failed - $err" report_constraint -all_violators exit 1 } # 成功后输出 write_file -format ddc -hierarchy -output ./netlist/top.ddc write_file -format verilog -hierarchy -output ./netlist/top.v report_timing -path full -delay max > ./reports/timing.rpt

避坑 / 常见问题 / 排查
现象：link命令后报unresolved design reference: sub_module。
原因：sub_module的 Verilog 文件未被read_verilog读入，或link_library未包含sub_module所在的 DB 库。
解决：用report_reference -unresolved查看缺失模块，确保read_verilog读入所有 RTL 文件，且link_library包含*和对应库路径。
现象：compile执行超时（>2小时），CPU 占用 100%。
原因：约束过于激进（如set_max_delay 1对 100MHz 设计），DC 在约束空间内找不到可行解，陷入死循环。
解决：先用宽松约束（set_max_delay 15）跑通，再逐步收紧；或用compile_ultra -no_autoungroup启用高级优化算法。
现象：write_file -format verilog输出的网表中含U1/U2等层级名，但后端 PnR 工具报cell not found。
原因：write_file未指定-hierarchy，或target_library中的单元名与 PnR 工具期望的不一致（如 DC 用AND2X1，PnR 期望AND2).
解决：用report_cell -hierarchy确认单元名，或在write_file后用sed脚本批量替换单元名。

5. 综合结果的质量验证与常见违例根因分析：如何读懂 DC 的报错信息并精准定位问题？

5.1 时序违例（Timing Violation）的三层诊断法

DC 的report_timing输出是时序验证的黄金标准，但其信息密度极高。有效诊断需分三层：

第一层：违例概览（report_constraint -all_violators）
快速定位是setup违例（路径太慢）还是hold违例（路径太快），以及违例数量。
第二层：路径细节（report_timing -from [get_pins U1/A] -to [get_pins U2/Q]）
查看具体路径的arrival time（AT）、required time（RT）、slack（AT-RT）。slack < 0即违例。
第三层：单元级瓶颈（report_cell -hierarchy -verbose）
找出路径中延迟最大的单元（如某个AND2X1单元延迟占路径总延迟 70%），判断是单元本身慢，还是其驱动/负载过大。

# 诊断 setup 违例的典型命令流 report_constraint -all_violators ;# 发现 12 个 setup violation report_timing -delay max -path_type full -max_paths 5 > timing_setup.rpt # 分析 timing_setup.rpt，找到 slack 最负的路径（如 -1.2ns） # 提取该路径的起点和终点 set start_pin [get_pins "top/U1/A"] set end_pin [get_pins "top/U2/Q"] report_timing -from $start_pin -to $end_pin -delay max -path_type full # 输出显示：U1 的输出延迟 0.8ns，U2 的输入延迟 0.3ns，但连线延迟达 1.5ns（过高！） # 根因：U1 驱动能力弱（fanout=15），U2 输入电容大（capacitance=0.8pF）

注意：report_timing的max模式报告最差情况（slow corner），min模式报告最好情况（fast corner）。hold违例只在min模式下出现（fast corner 下路径延迟最小，hold 时间窗最窄）。

5.2 面积与功耗违例的物理根源

面积违例（set_max_area）和功耗违例（set_max_power）常被误认为“优化不足”，实则是约束与物理现实冲突。例如：

set_max_area 10000对一个含 1024x32 RAM 的设计，DC 只能删除 RAM 或用更小单元，但 RAM 单元面积是固定的；
set_max_power 50mW对一个高频时钟域，DC 可能关闭时钟门控，但导致时序违例。

根本解决方法是分层约束：对 RAM、ROM 等宏单元，用set_dont_use [get_lib_cells *RAM*]禁止 DC 替换；对时钟域，用set_clock_gating_check启用门控优化。

# 针对 RAM 的面积约束处理 set_dont_use [get_lib_cells "*RAM*"] ;# 禁止 DC 替换 RAM 单元 set_dont_touch [get_cells "*ram*"] ;# 锁定 RAM 实例，禁止优化 # 针对功耗的时钟门控 set_clock_gating_check -setup true -hold true compile_ultra -no_autoungroup -gate_clock

5.3 可测试性（DFT）违例：为什么 scan_insert 失败常源于 RTL 编码风格？

DC 的insert_dft命令在 RTL 中插入扫描链（scan chain），但失败率极高。根因常是 RTL 中存在 DC 无法识别的时序结构：

异步复位未同步化：rst_n直接连到多个 FF，DC 无法插入 scan mux；
门控时钟（Clock Gating）未用标准单元：手写and门控制时钟，DC 无法识别 clock gating cell；
多时钟域交叉未加 synchronizer：clk_a域信号直接进clk_b域，DC 无法插入 scan mux。

# DFT 友好的 RTL 编码规范 // 正确：异步复位经同步器 always @(posedge clk or negedge rst_n_sync) begin if (!rst_n_sync) q <= 1'b0; else q <= d; end // 正确：使用标准 clock gating cell CGU u_cgu ( .CLK(clk), .EN(en), .CGCLK(clk_gated) ); // 执行 DFT 插入 insert_dft -scan_signal {scan_in scan_out scan_enable} \ -scan_chain {chain1 chain2} \ -style multiplexed_flip_flop

避坑 / 常见问题 / 排查
现象：insert_dft报cannot insert scan for cell U1: no valid scan replacement。
原因：U1 是一个自定义的、非标准库的触发器（如用always @(posedge clk) q = d;手写），DC 不认识其 scan 接口。
解决：用标准库中的 DFF（如FD1S3AX）替换自定义 FF，或为自定义 FF 编写 DFT library。
现象：insert_dft后report_dft显示 scan chain 长度为 0。
原因：set_dont_touch错误地锁定了所有 FF，或insert_dft未指定正确的scan_in/scan_out端口。
解决：remove_dont_touch [all_ffs]解锁触发器；用report_port确认端口名拼写。
现象：DFT 插入后时序违例激增（>100 个）。
原因：scan mux 增加了 FF 的数据路径延迟，原有时序裕量不足。
解决：在insert_dft前，用set_max_delay -from [get_pins */D] -to [get_pins */Q] 0.5为 scan 路径预留额外裕量。

6. 设计取舍的底层逻辑：为什么 DC 的“最优解”永远是妥协，以及我如何建立自己的综合验证习惯？

综合的本质，是在多个相互冲突的目标函数之间寻找帕累托最优（Pareto Optimal）解。DC 的优化引擎从不追求“绝对最优”，而是根据你提供的约束权重，在面积、时序、功耗、测试覆盖率构成的多维空间中，找到一个“无法在不恶化其他指标的前提下改进任一指标”的点。这解释了所有令人困惑的取舍：为什么set_max_delay 5时 DC 选择用面积换速度，而set_max_area 10000时它宁愿牺牲时序？因为目标函数的梯度方向变了——前者将时序设为硬约束，后者将面积设为硬约束。

这种取舍的物理根源，在于工艺库core_slow.db中单元的固有属性。打开一个典型的.db文件，你会看到每个单元（如AND2X1）的定义包含三张表：

Delay Table：输入转换时间（input transition）与输出负载（output capacitance）的二维查表，输出延迟；
Power Table：同样二维查表，输出动态功耗；
Area Value：一个固定数值，表示该单元的硅片面积。

DC 的优化算法（如 Boolean Matching、Technology Mapping）本质上是在这些表构成的离散空间中搜索。当你设置set_max_delay 5，DC 会遍历所有单元组合，找到满足延迟≤5 的最小面积解；当你设置set_max_area 10000，它会找到面积≤10000 的最快时序解。但这两个解通常不在同一点上——因为延迟和面积的权衡曲线（如

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