计算机组成P0-P6考点全解析：从Logisim到流水线冒险与验收自查-平芜编程栈

简介：这份资源面向计算机组成原理课程的学习者与备考学生，聚焦北航P0至P6系列实验，覆盖从数字逻辑电路到CPU设计的完整技能链条。包内以173个Verilog源文件、43个Mars汇编程序、19个Logisim电路文件为主，辅以C语言代码、工程配置与实验文档，压缩包约10.17MB，共441个文件，目录按实验阶段组织，便于按需检索。内容涵盖用Logisim搭建斐波那契数列电路、Moore与Mealy型有限状态机及单周期CPU，用Verilog实现单周期与多周期流水线CPU，以及用Mars编写哈密顿回路、循环递归、矩阵转化等汇编题目。已有3507人学习下载，适合需要对照参考电路结构、流水线设计与汇编实现思路的读者，可借此理解各实验的模块划分与验证方法，查漏补缺。

1. 从一道“看起来会做、一跑就翻车”的题说起

计算机组成这门课，最反直觉的地方在于：笔试能默写出流水线冲突的三种类型，上机却连一个单周期 CPU 的取指通路都连不通。P0 到 P6 这条线，考的从来不是“你背了多少概念”，而是“你能不能把一条指令从汇编一路追到波形”。拿分逻辑很直接：Logisim 阶段看你能不能把组合逻辑和时序逻辑分开、把状态机画对；Verilog 阶段看你能不能写出可综合的代码、把时序约束想清楚；Mars 汇编阶段看你对指令编码和寻址方式熟不熟；流水线阶段看你能不能把数据冒险、控制冒险、结构冒险讲成一套可落地的方案。这套东西适合两类人：正在赶 P 系列验收、想少返工的；以及准备保研面试、考研复试，被追问“你做过什么硬件项目”时不想只会说“我做过 CPU”的。下面按考点分布、高频题、答题思路往下走，中间穿插真题演练和易错点，最后给一套验收前的自查方法。

2. 考点分布：P0-P6 各阶段到底在考什么

2.1 各阶段分值权重与核心能力映射

这条项目线的考点分布有个明显特征：前期重“工具与规范”，后期重“时序与权衡”。P0 通常是环境与规范题，考的是你对 Logisim 元件库、连线规范、命名习惯的掌握，分值不高但翻车率不低，因为很多人一上来就急着画电路，结果线拉得乱七八糟，验收时连自己都找不到信号。P1 到 P2 进入组合逻辑和时序逻辑，考的是译码器、多路选择器、寄存器堆、ALU 的设计，这部分是后面所有阶段的地基，地基不稳，P5 流水线一定塌。P3 到 P4 是 Mars 汇编与单周期 CPU，考的是指令集理解、数据通路搭建、控制信号生成。P5 到 P6 是流水线与冒险处理，考的是时序分析、冲突检测、旁路设计。

阶段	核心考点	常见题型	分值权重（相对）
P0	工具规范、元件使用、连线与命名	操作题、排错题	低
P1-P2	组合逻辑、时序逻辑、寄存器堆、ALU	设计题、仿真题	中高
P3-P4	汇编指令、寻址方式、单周期数据通路	编程题、连线题	高
P5-P6	流水线寄存器、数据冒险、控制冒险、旁路	分析题、设计题、波形题	最高

这张表不是让你按分值去押注，而是提醒你：P5-P6 权重最高，但它依赖 P1-P4 的每一个模块。面试官最想听的不是“我 P5 拿了多少分”，而是“我在 P2 设计寄存器堆时就已经考虑了写优先和读端口复用，所以 P5 加旁路时没推翻重来”。这类题通常这么答：先说你在这个阶段做了什么设计决策，再说这个决策对后续阶段的影响，最后说如果重来会怎么改。三段式，干净利落。

2.2 真题演练：组合逻辑与寄存器堆的设计追问

先看一道 P1-P2 阶段的典型验收题：

题目：用 Logisim 设计一个 32×32 的寄存器堆，支持两个读端口、一个写端口，写操作在时钟上升沿生效，要求写优先。请说明你的实现思路，并指出如果读端口和写端口同时访问同一寄存器，输出应该是什么。

答题思路分三层。第一层讲结构：32 个 32 位寄存器用寄存器元件阵列实现，读端口用多路选择器按地址选通，写端口用译码器把写使能信号分发到目标寄存器。第二层讲时序：写操作挂在时钟上升沿，读操作是组合逻辑直通，所以同一周期内“先写后读”还是“先读后写”取决于你的多路选择器选的是寄存器输出还是写回数据。第三层讲写优先：如果读地址等于写地址且写使能有效，读端口应该输出写回数据而不是旧值，实现方式是在读端口的多路选择器前加一个旁路判断。

这类题最容易翻车的地方是只画了电路没讲清“为什么”。面试官追问“写优先怎么保证”时，很多人只会说“我加了个判断”，但说不清判断加在哪一级、判断信号从哪来。正确的答法是：写优先判断加在读端口输出级，判断条件是“读地址 == 写地址 && 写使能 == 1”，满足时把写回数据直接送到读端口输出，绕过寄存器阵列。这个逻辑在 P5 流水线里会原样复现为旁路通路，所以 P2 想清楚了，P5 就是换个地方再写一遍。

2.3 真题演练：单周期 CPU 的控制信号生成

P4 阶段的高频题长这样：

题目：给出单周期 CPU 的数据通路图，要求写出 R 型指令、lw、sw、beq 四类指令的 RegDst、ALUSrc、MemtoReg、RegWrite、MemRead、MemWrite、Branch、ALUOp 控制信号取值。

这道题考的不是记忆力，是你能不能从指令语义反推控制信号。答题时不要背表，按“这条指令要干什么”逐条推：R 型指令要写寄存器、ALU 第二操作数来自寄存器、结果来自 ALU，所以 RegDst=1、ALUSrc=0、MemtoReg=0、RegWrite=1、MemRead=0、MemWrite=0、Branch=0。lw 要写寄存器但数据来自内存，所以 MemtoReg=1、MemRead=1、ALUSrc=1。sw 不写寄存器但要写内存，所以 RegWrite=0、MemWrite=1、ALUSrc=1。beq 不写寄存器不写内存，但要比较两个寄存器，所以 Branch=1、RegWrite=0、ALUSrc=0。

面试官最想听的是你推的过程，不是最后那张表。如果你能补一句“ALUOp 在单周期里可以简化成两位编码，因为 R 型靠 funct 字段再译码，而 lw/sw/beq 只需要加法和减法”，说明你理解了控制单元的分层设计。这类题通常这么答：先按指令类别分组，再说每组的关键控制信号为什么取这个值，最后提一句多周期或流水线里这些信号会怎么变。

3. 高频考点：Mars 汇编与指令编码的必考套路

3.1 寻址方式与指令格式的对应关系

Mars 汇编阶段的考点集中在三块：指令格式、寻址方式、伪指令展开。指令格式考的是 R/I/J 三型的字段划分，寻址方式考的是立即数寻址、基址寻址、PC 相对寻址的偏移计算，伪指令展开考的是 li、la、move 这些看似一条实际多条的指令怎么变成真实指令序列。这三块在笔试和上机验收里都会出现，而且经常混在一起考。

先看指令格式。R 型是 opcode(6) + rs(5) + rt(5) + rd(5) + shamt(5) + funct(6)，I 型是 opcode(6) + rs(5) + rt(5) + immediate(16)，J 型是 opcode(6) + address(26)。很多人背得出字段宽度，但一到“beq 的偏移量怎么算”就卡住。beq 是 I 型，立即数字段是 16 位有符号数，实际跳转地址是 PC+4 加上立即数左移两位。为什么左移两位？因为指令地址按字对齐，最低两位永远是 0，省掉这两位可以让 16 位立即数覆盖更大的范围。这个“为什么”在面试里经常被追问，答不出来就暴露你只是背了格式没理解设计动机。

寻址方式的真题长这样：

题目：已知 $t0 = 0x10010000，执行 lw $t1, 8($t0) 后，$t1 的值来自哪个地址？如果换成 lw $t1, label 且 label 在 0x10010020，汇编器会怎么处理？

第一问考基址寻址：有效地址 = $t0 + 8 = 0x10010008。第二问考伪指令展开：lw 的立即数字段只有 16 位，装不下 32 位地址，所以汇编器会把 lw $t1, label 展开成 lui $at, 0x1001 加 lw $t1, 0x0020($at)，借用 $at 作为临时寄存器。这里的关键点是“汇编器借用了 $at”，如果你在代码里自己用了 $at 又没保存，就会翻车。这类题通常这么答：先说有效地址怎么算，再说伪指令展开成哪几条真实指令，最后提醒 $at 的占用风险。

3.2 真题演练：汇编代码的手工翻译与优化

题目：把下面这段 C 代码翻译成 MIPS 汇编，要求只用真实指令，不用伪指令：
int sum = 0; for (int i = 0; i < 10; i++) { sum += a[i]; }

答题时先分配寄存器：sum 用 $s0，i 用 $s1，数组基址用 $s2，循环上限 10 用 $t0，临时值用 $t1。然后按“初始化、判断、循环体、更新、跳回”五段写：

# sum = 0, i = 0, limit = 10 addi $s0, $zero, 0 addi $s1, $zero, 0 addi $t0, $zero, 10 loop: # if i >= 10, exit slt $t1, $s1, $t0 # t1 = (i < 10) beq $t1, $zero, done # 若 i >= 10 跳出 # sum += a[i] sll $t1, $s1, 2 # t1 = i * 4，字偏移 add $t1, $t1, $s2 # t1 = &a[i] lw $t2, 0($t1) # t2 = a[i] add $s0, $s0, $t2 # sum += a[i] # i++ addi $s1, $s1, 1 j loop done:

这段代码的关键注释有三处：sll那行是把下标转成字节偏移，因为 MIPS 按字节编址而数组元素是 4 字节；slt加beq是真实指令实现“小于则继续”的标准写法，因为 MIPS 没有 blt 真实指令；j loop是无条件跳回。面试官常追问“为什么不用 blt”，答案就是 blt 是伪指令，会展开成 slt 加 bne，题目要求只用真实指令，所以得自己展开。还有人会问“循环能不能优化”，可以提一句把判断改成倒序计数能少一条指令，但别过度展开，验收时老师更看重正确性而不是花活。

3.3 指令编码的手工计算

题目：写出 add $t0, $t1, $t2 的机器码。

这道题考的是字段拼接。add 是 R 型，opcode=0，funct=0x20，rs=$t1=9，rt=$t2=10，rd=$t0=8，shamt=0。拼起来是 000000 01001 01010 01000 00000 100000，转十六进制是 0x012A4020。答题时把字段宽度和每段取值写清楚，别只给结果。面试官追问“如果换成 sub 呢”，答案是 funct 从 0x20 变成 0x22，其余不变。这类题看着简单，但手工算错一位就全错，建议答题时先写二进制再转十六进制，别心算。

4. 流水线考点：数据冒险、控制冒险与旁路设计

4.1 三类冒险的识别与分类

P5-P6 的核心考点就一句话：你能不能在一张流水线时空图上标出所有冒险，并说清每类冒险的解决成本。结构冒险是硬件资源冲突，比如取指和访存同时要访问内存，解决办法是指令存储器和数据存储器分开，或者加流水线停顿。数据冒险是数据依赖，分 RAW、WAR、WAW 三类，MIPS 五级流水线里主要考 RAW，解决办法是旁路、停顿、编译器调度。控制冒险是分支跳转导致的取指错误，解决办法是分支预测、延迟槽、冲刷流水线。

真题经常这样问：

题目：下面这段指令序列在五级流水线里执行，标出所有数据冒险，并说明哪些可以用旁路解决、哪些必须停顿：
add $t0, $t1, $t2 sub $t3, $t0, $t4 lw $t5, 0($t3) add $t6, $t5, $t0

逐条看依赖：sub 用 $t0，add 写 $t0，这是 RAW，且相隔一条指令，可以用旁路从 EX/MEM 或 MEM/WB 阶段把结果转发给 sub 的 EX 阶段，不用停顿。lw 用 $t3，sub 写 $t3，也是 RAW，但 lw 需要的是地址计算的操作数，sub 的结果在 EX 阶段末尾才出来，lw 的 EX 阶段紧接着就要用，旁路可以覆盖，但如果是 lw 后面紧跟使用 lw 结果的指令，就必须停顿一个周期，因为 lw 的数据在 MEM 阶段末尾才可用。最后一条 add 用 $t5，lw 写 $t5，这是典型的 load-use 冒险，必须停顿一个周期再加旁路。

答题时画一张五级流水线时空图，把每条指令的 IF、ID、EX、MEM、WB 标出来，然后在有依赖的格子之间画箭头，箭头跨的级数决定用旁路还是停顿。这类题通常这么答：先列依赖对，再判冒险类型，再说解决手段，最后算停顿周期数。面试官最想听的是“为什么 load-use 必须停顿而普通 RAW 不用”，答案是 lw 的数据在 MEM 阶段末尾才从内存取回，而下一条指令的 EX 阶段在同一个周期就开始，时间上赶不上，只能停一拍。

4.2 真题演练：旁路单元的设计与优先级

题目：设计流水线的旁路单元，说明转发优先级，并指出什么情况下旁路也无法解决、必须停顿。

旁路单元的本质是一组多路选择器，挂在 EX 阶段的 ALU 输入端。每个输入有两个来源：ID/EX 寄存器里的操作数，或者来自 EX/MEM、MEM/WB 阶段的结果。优先级判断规则是：如果 EX/MEM 阶段的目标寄存器等于当前指令的源寄存器且 RegWrite 有效，选 EX/MEM 的结果；否则如果 MEM/WB 阶段满足同样条件，选 MEM/WB 的结果；否则用 ID/EX 里的原值。为什么 EX/MEM 优先？因为它离当前指令更近，数据更新。

必须停顿的情况有两种：一是 load-use 冒险，lw 后面紧跟使用其结果的指令，旁路赶不上；二是分支指令在 ID 阶段就需要操作数，而前一条指令的结果还没写回。第一种靠插入气泡解决，第二种靠分支预测或延迟槽缓解。答题时把优先级判断写成伪代码更清楚：

# 旁路选择逻辑（EX 阶段 ALU 输入 A） if ex_mem_regwrite and ex_mem_rd == id_ex_rs: alu_a = ex_mem_alu_result # EX/MEM 优先 elif mem_wb_regwrite and mem_wb_rd == id_ex_rs: alu_a = mem_wb_write_data # MEM/WB 次之 else: alu_a = id_ex_read_data1 # 默认用寄存器堆读出值

这段伪代码的关键注释是优先级顺序和条件里的 RegWrite 判断。为什么必须判 RegWrite？因为不是所有指令都写寄存器，如果 EX/MEM 阶段是一条 sw，它的 rd 字段可能是垃圾值，不判 RegWrite 就会误转发。这个细节在验收时经常被追问，答不出来说明你只是抄了别人的电路没想清楚。参数说明：ex_mem_rd 和 mem_wb_rd 是目标寄存器编号，id_ex_rs 是当前指令的源寄存器编号，三个编号位宽都是 5 位。

4.3 控制冒险与分支处理的取舍

控制冒险的真题通常问：

题目：五级流水线里 beq 指令在 EX 阶段才算出是否跳转，此时已经取了两条错误指令，怎么处理？如果改成 ID 阶段判断，能省多少周期？代价是什么？

标准答法是：EX 阶段判断跳转，需要冲刷 IF/ID 和 ID/EX 两级寄存器，把已取的两条指令清掉，代价是两个周期的浪费。改成 ID 阶段判断，只需要冲刷一级，浪费一个周期，但代价是 ID 阶段要加比较器和额外的旁路通路，因为 beq 的操作数可能在 ID 阶段还没准备好，需要从 EX/MEM 或 MEM/WB 转发过来。这就是典型的“用硬件换周期”的权衡，面试官想听的就是你能不能把 trade-off 说清楚。

这类题通常这么答：先说默认方案浪费几个周期，再说优化方案省几个周期，再说优化带来的硬件成本和新的冒险可能性，最后给一句“实际设计里还要看分支频率，如果分支占比低，多一级冲刷的代价可以接受”。别把话说死，硬件设计没有绝对最优，只有场景匹配。

5. 易错点：验收现场最容易翻车的五个地方

5.1 错在“电路能跑但时序不对”

错在哪：Logisim 里电路仿真通过了，但一上板或者一加时钟约束就出问题。为什么错：Logisim 是理想仿真，没有考虑建立保持时间，也没有考虑组合逻辑延迟，你把写使能信号直接接到寄存器时钟端，仿真时看着正常，实际综合后就是毛刺和亚稳态。怎么答对：时序逻辑一律用统一时钟，写使能走寄存器的使能端而不是时钟端，组合逻辑的输出在进寄存器前保证稳定。验收时主动说一句“我的设计是单时钟同步设计，所有状态更新都在时钟沿”，比事后解释强。

5.2 错在“伪指令当真实指令用”

错在哪：汇编代码里写了 blt、li、la，验收时被要求展开成真实指令就卡住。为什么错：Mars 默认允许伪指令，很多人写惯了就没意识到哪些是伪指令。怎么答对：写代码时心里过一遍指令表，R/I/J 三型里没有的助记符都是伪指令，li 展开成 lui 加 ori，la 展开成 lui 加 ori，blt 展开成 slt 加 bne。验收前把代码里的伪指令全部手工展开一遍，确认 $at 没被自己占用。

5.3 错在“旁路优先级写反”

错在哪：旁路单元里 MEM/WB 的优先级高于 EX/MEM，导致转发的是旧值。为什么错：直觉上觉得“越晚写回的数据越新”，但流水线里 EX/MEM 阶段的结果比 MEM/WB 阶段的结果更新，因为 EX/MEM 是刚算出来的，MEM/WB 是上一拍算出来的。怎么答对：优先级判断里 EX/MEM 永远在前，MEM/WB 在后，默认值最后。写完后用一段连续依赖的指令序列自测，比如 add 后紧跟 sub 再紧跟 and，看每一步的 ALU 输入是不是最新值。

5.4 错在“load-use 冒险少停一拍”

错在哪：lw 后面紧跟使用其结果的指令，只加了旁路没加停顿，仿真结果差一个周期。为什么错：lw 的数据在 MEM 阶段末尾才可用，下一条指令的 EX 阶段在同一周期开始，旁路通路来不及。怎么答对：检测到“当前指令是 lw 且下一条指令的源寄存器等于 lw 的目标寄存器”时，插入一个气泡，同时冻结 PC 和 IF/ID 寄存器。验收时主动画时空图，标出哪一拍是气泡，比口头解释有说服力。

5.5 错在“控制信号表背了但推不出来”

错在哪：被问到“为什么 beq 的 ALUSrc 是 0”时答不上来。为什么错：只背了控制信号表，没理解每条指令的数据流向。怎么答对：从指令语义反推，beq 比较的是两个寄存器的值，不需要立即数参与 ALU 运算，所以 ALUSrc=0；lw 的地址计算需要立即数偏移，所以 ALUSrc=1。答题时把“这条指令要做什么”先说一遍，控制信号自然就出来了。

6. 验收前的自查方法：一套能落地的过题流程

走到这里，考点和高频题都过了一遍，最后说一套我自己验收前必走的流程。这套流程不是让你再学一遍知识，而是让你在有限时间里把已经会的东西变成“能讲清楚、能扛追问”的状态。

第一步，画一张全阶段依赖图。拿一张纸，把 P0 到 P6 每个阶段的核心模块画成方块，箭头标出“谁依赖谁”。比如 ALU 依赖译码器，单周期数据通路依赖 ALU 和寄存器堆，流水线依赖单周期数据通路加流水线寄存器。画完之后你会发现，任何一个后期模块出问题，根因大概率在前期某个方块。验收前如果时间紧，优先复查箭头最多的那个方块，通常是寄存器堆和 ALU。

第二步，给每个模块准备一段“三十秒讲稿”。讲稿结构固定：这个模块解决什么问题、我的实现里最关键的一个决策是什么、这个决策对后续阶段有什么影响。比如寄存器堆的讲稿是“解决多端口读写问题，关键决策是写优先判断放在读端口输出级，这样 P5 加旁路时可以直接复用这个判断逻辑”。三十秒讲稿的作用是应对“你先介绍一下你做了什么”这类开场题，别小看开场，开场讲得乱，后面追问会越来越刁。

第三步，把易错点清单过一遍，每条配一个自测题。上面第 5 章的五条易错点，每条自己出一道小题，比如“旁路优先级写反”对应的自测题是“写出 EX/MEM 和 MEM/WB 同时满足转发条件时的选择逻辑”。自测题不用难，但要能在一分钟内答完，答不完说明这条还没过关。

第四步，模拟一次追问。找同学或者自己对着镜子，把“为什么”“如果改成”“代价是什么”这三类追问各准备三个。硬件验收的追问套路很固定：先问你为什么这么设计，再问你换个条件会怎样，最后问你代价是什么。把这三问答顺了，大部分验收场景都能覆盖。

第五步，留出时间做一次“从零复现”。挑一个核心模块，比如 ALU 或旁路单元，不看原来的电路，从空白文件重新画一遍。这一步最花时间但最值，因为验收时老师可能让你现场改一个功能，如果你只会对着旧图改，改到第三层就乱了；能从零复现，说明你是真的理解结构而不是记住位置。