接手这个56G PAM4 SerDes RX项目的时候，最让我睡不着的不是均衡器，也不是DFE，而是那个看起来很普通的LC-DCO。等你在28Gbaud符号率下跑过PAM4眼图，看到因为时钟抖动掉下去的眼高和TDECQ，就明白我为什么这么说。LC-DCO，也就是电感电容数字控制振荡器，是接收端CDR里的核心频率源，它能不能提供低抖动、宽带数字调谐的本振时钟，直接决定SerDes链路能跑多快、误码率能做到多低。这篇文章以我们团队最近一个56G PAM4 SerDes接收机中的LC-DCO设计为背景，把从架构选型、参数计算、仿真验证到版图实现和PAM4眼图测试的完整过程整理出来，内容偏模拟/射频IC设计方向，适合刚入门SerDes或者正在做高速时钟电路的工程师参考，也想让做系统测试的朋友理解，为什么一个小小的振荡器能左右整条链路的性能。
1. 为什么56G PAM4接收机需要一个专用的LC-DCO
1.1 从NRZ到PAM4：速率翻倍背后的时钟压力
56G SerDes现在的主流实现是PAM4，而不是NRZ。原因很简单：如果用NRZ跑56Gbps，符号率就是56Gbaud，信号带宽接近28GHz，对通道、封装、PCB和均衡器的要求都非常苛刻；而改成PAM4，一个符号携带两个比特，符号率只要28Gbaud，信号有效带宽降了一半。但代价是信号从两个电平变成四个电平，垂直方向上的噪声容限从满摆幅变成大约三分之一摆幅。这意味着，PAM4链路对噪声、反射、串扰和时钟抖动的敏感度远远大于同速率NRZ。很多人一看到UI从17.86ps扩大到35.7ps，觉得时钟要求放松了，实际恰恰相反。多电平检测需要在三个判决门限之间做正确区分，任何采样时间偏移都会让眼图变窄，而水平方向的眼图裕量对时钟抖动极其敏感。LC-DCO作为CDR中的可变频率源，其相位噪声和数字调谐能力必须按照PAM4的抖动预算来设计，不能用传统NRZ那套思路去套。
1.2 LC-DCO在RX时钟链路中的位置
在56G PAM4接收机里，高速信号经过AFE（模拟前端），包括连续时间线性均衡器CTLE，有些架构还会加DFE或者ADC。之后需要恢复出与输入数据同步的时钟，才能在正确的采样点上把数据切成比特。这个任务交给CDR：鉴相器对比数据边沿和本地时钟相位，环路滤波器输出数字控制字，控制字改变DCO频率，DCO输出多相时钟送到采样器和判决器。也就是说，LC-DCO处在整个RX时钟恢复环路的核心位置，它的频率精度和相位噪声直接影响最终误码率。选择数字控制而不是模拟电压控制，是当前深亚微米工艺下的自然趋势。数字控制字可以直接和数字CDR、自动频率校准逻辑无缝对接，不需要片上超低噪声DAC，也不怕模拟控制线上的电源噪声耦合。而且LC-DCO可以配合宽范围粗调谐，上电后先做频带搜索，锁定后再用细调谐维持相位跟踪，这些都是模拟VCO很难优雅实现的功能。
1.3 为什么选LC-DCO而不是环形振荡器
很多刚接触SerDes的人会问，环形振荡器面积小、调谐范围宽、容易产生多相时钟，为什么非要LC-DCO？因为我们吃够了环形振荡器在20GHz以上频段的相位噪声亏。环形振荡器每级反相器都有自己的噪声源，级联之后相位噪声累加，在14GHz振荡频率下要做到RMS jitter小于0.5ps非常吃力，功耗也会飙得很高。LC振荡器有高Q值的电感电容谐振腔，等效噪声带宽窄，相位噪声优势明显，尤其在高频偏下，差距可能达到10dB以上。LC-DCO的缺点是频率范围窄、占面积大，以及需要仔细设计数字电容阵列来保证频率覆盖和线性度。我们这次采用的是半速率四相架构：LC-DCO直接振荡在14GHz，产生正交的I/Q时钟，再经CML分频器得到7GHz四相时钟，给28Gbaud数据采样器用。这样DCO的工作频率不是28GHz，功耗和相噪压力比全速率方案小得多。
2. LC-DCO核心架构设计与参数指标
2.1 电路拓扑：互补交叉耦合加LC谐振腔加数字电容阵列
我们用的LC-DCO拓扑是比较经典的互补交叉耦合结构。谐振腔由一对对称电感和一组可变电容组成，交叉耦合的PMOS和NMOS对提供负阻，抵消谐振腔的损耗，维持持续振荡。频率调谐分两部分：粗调使用开关电容阵列（SCA），细调使用变容管和更小尺寸的开关电容单元。粗调的目的是覆盖PVT（工艺、电压、温度）变化带来的频率偏移，细调的目的是让CDR环路能够以足够小的频率步进跟踪输入数据流。电容阵列的开关用MOS管实现，控制逻辑来自数字模块，经过缓冲区驱动。频率表达式很简单，f = 1/(2π√(LC))，但真正设计时，怎么把L选好、把C的寄生估准，才是难点。电感选择时要看Q值和自谐振频率，不能只看感值。我们用的对称电感带中心抽头，中心抽头用来给振荡器核心供电流，这样可以减少一条额外供电走线带来的寄生损耗。
2.2 关键指标：中心频率、调谐范围、相位噪声、功耗
设计每个模块前，先要把指标定清楚，不然后面寸步难行。我们这次给LC-DCO定的核心指标如下表所示：
| 指标 | 设计值 | 说明 |
|---|---|---|
| 振荡频率 | 14GHz | 半速率I/Q，经分频产生7GHz四相时钟 |
| 调谐范围 | 13.2GHz ~ 15.0GHz | 覆盖工艺角温度变化，留冗余约±6.4% |
| 粗调码 | 5bit温度计码 | 32档，每档约56MHz |
| 细调码 | 7bit二进制码/温度计码 | 步进小于1MHz，支持CDR细锁 |
| 相位噪声 | 1MHz偏频≤-105dBc/Hz | 积分RMS抖动的关键约束 |
| 核心功耗 | ≤15mW | 不含分频和缓冲器 |
调谐范围不是越大越好。范围越大意味着变容管和电容阵列的C/V曲线越陡，Kvco变大会把数字控制字噪声和电源噪声更多地调制到相位上，恶化相噪。所以选范围时，先做工艺角仿真，看电感、电容寄生和晶体管寄生总共偏移多少。我们首版为了贪心留了±10%的调谐范围，结果高频段变容管等效Q值下降明显，相位噪声差了3dB，后面缩到±6.4%才平衡。
2.3 开关电容Q值设计：最容易踩的坑
LC-DCO和普通LC-VCO最大的不同在于那一大片数字可控电容。很多人设计时只关注频率覆盖和步进，忽略了开关电容单元本身的Q值。开关电容单元由电容串联一个MOS管开关构成。这个开关有导通电阻，会直接降低谐振腔Q值。Q值一低，相位噪声就恶化。我们首版做的单位开关电容在14GHz附近Q值只有15，导致DCO相噪测试比仿真差了4dB。后来把开关管尺寸加大降低导通电阻，同时在版图上让电容远离有损耗的衬底，加接地屏蔽，Q值才回到35以上。另一个坑是开关切换动作带来的电荷注入和电容突变。如果用二进制权重控制，切换瞬间控制字低位变化会引起谐振腔电容不对称变化，产生共模扰动。我们最终粗调和细调都采用温度计码，用128个细调单位单元组成可切换电容阵列，虽然面积大了不少，但相邻码切换时的频率单调性和相噪稳定性都好很多。这个改动是我们这次设计里性价比最高的一次决定。
3. 关键参数计算与PAM4抖动预算
3.1 从UI到抖动预算：PAM4比NRZ严酷在哪里
做CDR一定要算抖动预算。28Gbaud的符号率，UI = 1/28G ≈ 35.7ps。PAM4眼图由三个子眼组成，每个子眼的垂直高度大约只有满摆幅的三分之一，同时因为线性度问题，中间眼经常比上下眼更小。水平方向上，采样时钟抖动会让实际采样点偏离理想位置。我们内部定的是一个比较紧的预算：整个RX时钟链路的总RMS抖动不超过0.8ps，DCO本身贡献不超过0.4ps，剩下的分给分频器、缓冲器、电源噪声和数据通路的串扰。你可能觉得0.4ps听起来很夸张，但在56G PAM4系统里，TDECQ对水平眼图裕量有明确要求，如果时钟RMS抖动到1ps以上，眼宽会肉眼可见地收缩，MIS（误码率）往往直接翻几倍。所以从UI到抖动预算，每一步都需要具体数字支撑，不能靠感觉拍脑袋。
3.2 相位噪声与抖动的换算实例
LC-DCO的相位噪声到最后会通过积分变成时域抖动。常用公式是：
σ_RMS = (1 / (2π f0)) × sqrt(2 × ∫ L(f) df)
其中积分限从环路带宽内开始，一般取10kHz到1GHz。f0是14GHz。假设我们希望DCO贡献σ = 0.4ps，那么sqrt(2I) = 0.4ps × 2π × 14GHz ≈ 0.0352，I ≈ 0.00062，换算成对数就是-32.1dBc。也就是说，在10kHz到1GHz积分带内，总的相位噪声能量不能高于-32dBc。如果相位噪声谱是平底，带宽约1GHz，平均密度大约在-32 - 90 = -122dBc/Hz。实际LC-DCO相噪不是平底，低频偏有上翘，但CDR环路会抑制低频部分，最终起主要作用的是几百kHz到几百MHz段。我们把仿真目标定在1MHz偏频-105dBc/Hz以上，10MHz偏频-125dBc/Hz以上，跑完积分验证能达到0.38ps，这才算过关。
3.3 频带规划与数字控制字设计
频带规划是LC-DCO设计里最需要耐心的部分。我们先通过仿真列出频率覆盖要求：13.2GHz到15.0GHz，总共1.8GHz。粗调用5bit温度计码，32档，每档大约56MHz。细调需要覆盖至少一个粗调步进，并且要有交叠，防止两个粗调码之间有盲区。细调使用7bit二进制到温度计转换后的128个单元，每档约0.4MHz，总覆盖约51MHz，正好超过56MHz的粗调步进，加上交叠，锁定可靠性足够。控制字设计上一定要保证单调性，否则CDR环路搜索时会卡在非单调点。我们在验证阶段用蒙特卡洛仿真跑了200个工艺角样本，专门检查频率单调性，发现有一个细调单元因为寄生不对称导致相邻码出现3MHz回退，后来重新画了单元版图才解决。上电后芯片会先做粗调频带校准，用逐次逼近法找粗调码，然后交给CDR细调。这个流程在测试中很稳定，我们实测所有芯片的粗调搜索时间都小于20μs。
4. PAM4眼图测试与LC-DCO性能验证
4.1 为什么PAM4眼图测试能直接暴露时钟问题
PAM4眼图测试是整条链路的最终裁判，尤其是眼图计量里的TDECQ、眼高、眼宽这几个参数。TDECQ衡量的是实测眼图相对于理想眼图的等效损失，里面既有幅度噪声也有时间抖动的影响。LC-DCO相噪不好时，水平方向会明显变差：眼图交叉点变粗，各子眼沿展开，眼宽缩小。因为我们用的是四相采样时钟，任何DCO相位噪声都会直接分配到各个采样相位上，测试时能看到四个采样相位对应眼宽不一致，经常有一个眼特别窄。这个现象很典型，用普通NRZ测试看不出来，换成PAM4分析后立刻暴露。所以设计阶段一定要用PAM4信号源和对应测试方法去验证LC-DCO，而不是只看自由振荡频谱。
4.2 实测流程与仪器设置
PAM4眼图测试有几个关键配置。示波器带宽至少要大于符号率的0.75倍，28Gbaud建议用33GHz以上带宽，最好直接上63GHz的实时示波器；信号源用支持PAM4的BERT，发送PRBSQ或者带抖动的压力信号；示波器需要打开PAM4分析模式，设置好电平归一化。时钟恢复选项很关键：如果是测试CDR和DCO整体性能，就用DUT恢复出来的时钟触发或者作为参考；如果只想测DCO单独的眼图贡献，可以外接高质量参考时钟，但实际验证时我们更关心整条RX通路，所以直接使用恢复时钟。测量时还要注意采样点的遍历设置，PAM4测试软件会在每个子眼上下边界之间扫描，自动找最佳采样点并计算眼高、眼宽和TDECQ。我们在实验室里反复对比了不同偏置条件下的结果，发现DCO控制字在边界频率时，眼图指标会轻微恶化，这也是频带设计交叠不足的直接表现。
4.3 一个因为DCO尾电流源噪声导致眼图恶化的实测案例
首版芯片测试时，TDECQ超标，眼图边缘明显模糊，恢复时钟RMS抖动测下来有1.2ps，比预算多了整整三倍。第一反应怀疑是LC-DCO相噪本身不行，但单独测DCO输出频谱，自由振荡相噪还不错。进一步排查才发现，问题出在DCO尾电流源的偏置电路上。尾电流源用的NMOS偏置电压来自一个电阻分压网络，而这个网络旁边正好跑了一条高频数字控制线，数字翻转通过寄生电容耦合到偏置节点，产生低频噪声调制，再通过尾电流源注入振荡器，变成相位噪声边带。解决措施有三个：把数字控制线改成差分走线并远离偏置网络；在偏置节点加了一级RC低通滤波，极点压在几百kHz；同时增大了尾电流源的过驱动电压，把电流源的跨导降低，减少AM-PM转换。改版后同样的测试条件下，恢复时钟RMS抖动降到0.45ps，TDECQ改善了0.8dB。这个案例告诉我们，LC-DCO设计绝对不只是谐振腔的设计，外围偏置和走线才是很多坑的源头。
5. 版图实现与电源完整性的几个重点
5.1 电感与LC谐振腔的版图细节
LC-DCO的性能有一半是版图决定的。电感我们用的是差分对称结构，中心抽头供电。版图上要特别注意电感周围的地平面。首版流片后实测电感Q值比EM仿真低了20%，原因就是周围布满了各种走线和零散的地岛，破坏了电感磁场的完整性。后来我们把电感四周设定为禁布区，地面做成完整网格，并在电感正下方不做任何有源器件，只保留一个深N阱屏蔽层，Q值损失控制到了5%以内。电感的抽取不能只抽RCL，还要考虑与下方走线的耦合电感。高速信号从DCO附近走过时，哪怕是几飞法拉的耦合电容，都可能在振荡波形上叠加毛刺。
5.2 数字控制信号对模拟核心的隔离
LC-DCO天然带着一大排数字控制信号，这是它相比模拟VCO的麻烦。控制字每变化一次，开关电容阵列就有充放电电流，会通过衬底和电源网络扰动谐振腔。我们的做法是：所有控制信号先经过同步寄存器打一拍，避免组合逻辑毛刺直接到达开关；开关阵列之间加虚拟单元，保证切换时电容变化尽量线性；数字走线和DCO核心之间用保护环和隔离槽隔开。还有一个细节：细调码切换时，尽量避免多码同时跳变，所以从二进制转换成温度计码后，每次切换最多只有一个单位单元改变。 我们在实际测试中发现，控制字在切换瞬间，DCO输出上会出现非常窄的相位扰动，如果CDR采样频率恰好在这个区域，误码就会突增。后来在数字路径里加了几百飞法拉的电容来缓冲突变，现象明显缓解。
5.3 电源去耦与偏置网络
LC-DCO对电源噪声极其敏感，尤其是变容管偏置和尾电流源偏置。我们在DCO的电源引脚旁边放了两级去耦：第一级是高频MOM电容，直接放在电感供电中心抽头附近，容量约几个皮法；第二级是RC低通，把模拟电源和数字电源分开的时候，在DCO侧加了一个串联电阻加对地电容的滤波，阻断数字噪声往谐振腔传。偏置网络的设计建议多留一些片上电容空间，别只依赖封装去耦，因为DCO工作频率在14GHz，封装电感在这么高的频率下完全无能为力。测试中我们试过把DCO周围去耦电容面积增大一倍，高频偏相位噪声改善了约3dB，这证明电源完整性设计对LC-DCO的相噪影响占比相当大。
6. 常见问题与排查实录
6.1 LC-DCO失锁或频偏超出调谐范围怎么办
芯片调试中最常见的问题是频率锁不住，或者粗调搜索后频率仍然偏离目标。遇到这类问题，先别急着怀疑电路拓扑，而是重新核对寄生参数。模拟寄生电容估算不准是最常见原因，L和C标称值和实际版图会有差异，尤其电感的自谐振频率往往被各种并接电容拉低。我们的处理方式是给调谐范围留到±6.4%，同时在外围增加粗调校准逻辑，上电后自动扫描粗调码。如果测试中发现某些芯片粗调覆盖范围达不到13.2GHz，先检查粗调电容阵列的控制电压是否真正到了电源轨，很多时候是开关管栅压不足，导致开关没有完全开启，电容偏小。还有一种隐蔽情况：电感中心抽头供电走线压降过大，导致振荡器幅度不足，也会影响频率调谐。量一下振荡器直流工作点，很多问题能直接看出来。
6.2 相位噪声异常：杂散和低频上翘的排查思路
LC-DCO输出频谱上出现杂散，或者是低频相位噪声上翘，90%不是谐振腔本身问题。我们遇到过一次很典型的杂散：频率正好等于数字模块给DCO细调码更新的时钟频率。细调码每次更新都会引起开关电容微小变化，如果在无杂散要求非常严格的系统里，这种杂散会直接落在输出频谱边带。解决方法是提高控制码更新频率的共模抑制，或者把更新时钟移到不会落到信号带宽内的位置。低频上翘更多来自尾电流源闪烁噪声和电源噪声，可以在偏置网络上加大滤波电容，也可以考虑在电流源加入斩波或者用大尺寸晶体管降低1/f噪声。测试时要会区分共模噪声和差模噪声：用差分探针看DCO输出，如果单端频谱有杂散而差分频谱干净，说明杂散来自外部共模耦合，不是核心振荡问题。
6.3 功耗与性能的折中经验
LC-DCO功耗和相位噪声是硬折中。加大尾电流通常能改善相噪，但收益会逐渐饱和。我们在设计时做了扫描：尾电流从4mA增加到8mA，1MHz相噪改善约5dB；再从8mA增加到12mA，只改善了2dB。最终我们选择了8mA核心电流，14GHz下功耗约11mW，加上分频器和缓冲器整个时钟通路控制在25mW以内。这个选择是综合考虑抖动预算后的结果。我也见过有些团队为了追求极低功耗，把尾电流压得很低，导致振荡器进入“软启动”状态，起振时间变长，CDR锁定变慢，甚至相位噪声在低频段急剧上升。建议在设计初期就把起振时间和相位噪声仿真放到一起跑，不要只看一个稳态指标。最后一个小技巧：在版图允许的前提下，给DCO多留几个可选的电流档位，流片后用测试来选档，比仿真预测可靠得多。
我个人在整个项目里体会最深的一点是，LC-DCO不是一个孤立的模块，它和CDR环路、数字控制接口、电源网络、版图布局全都缠在一起。很多问题在单模块仿真时根本看不见，只有放进PAM4眼图测试、用TDECQ去卡指标，才会暴露出来。所以如果你也在做类似的SerDes项目，仿真和验证时一定不要只盯着振荡器本身，要给外围留出足够的设计余量，尤其是频带校准和电源去耦。希望这几个踩坑记录，能帮打算做56G甚至更高速率LC-DCO的朋友少走一段弯路。
