FPGA串口闭环收发小程序，支持9600和115200速率，
在FPGA开发的世界里，串口通信是一个非常基础且重要的功能。今天咱们就来聊聊一个支持9600和115200速率的FPGA串口闭环收发小程序。
串口通信基础
串口通信，简单来说就是数据一位一位按顺序传输的通信方式。它有一些关键参数，比如波特率，也就是数据传输的速率，咱们这个程序支持的9600和115200就是波特率的值。
FPGA实现思路
在FPGA中实现串口闭环收发，大致思路是这样的：我们需要有一个模块来产生对应波特率的时钟信号，然后分别有发送模块和接收模块。发送模块负责把要发送的数据按位输出，接收模块则把接收到的位数据拼成完整的数据。
代码实现
波特率时钟生成模块
module baud_rate_generator ( input wire clk, input wire rst, input wire [1:0] baud_rate_select, output reg baud_tick ); reg [15:0] counter; always @(posedge clk or posedge rst) begin if (rst) begin counter <= 16'd0; baud_tick <= 1'b0; end else begin if (counter == (baud_rate_select == 2'b00? 16'd10416 : 16'd867)) begin counter <= 16'd0; baud_tick <= 1'b1; end else begin counter <= counter + 16'd1; baud_tick <= 1'b0; end end end endmodule这段代码实现了波特率时钟信号的生成。baudrateselect是用来选择9600还是115200波特率的信号。根据选择不同，计数器计数到不同的值就产生一个baud_tick信号，这个信号就代表一个波特率周期。
发送模块
module uart_tx ( input wire clk, input wire rst, input wire baud_tick, input wire [7:0] tx_data, input wire tx_start, output reg tx_busy, output reg tx_done_tick, output reg tx ); reg [3:0] bit_index; always @(posedge clk or posedge rst) begin if (rst) begin bit_index <= 4'd0; tx_busy <= 1'b0; tx_done_tick <= 1'b0; tx <= 1'b1; end else begin if (tx_start &&!tx_busy) begin tx_busy <= 1'b1; bit_index <= 4'd0; tx <= 1'b0; end else if (baud_tick) begin if (bit_index < 4'd8) begin tx <= tx_data[bit_index]; bit_index <= bit_index + 4'd1; end else if (bit_index == 4'd8) begin tx <= 1'b1; bit_index <= bit_index + 4'd1; end else begin tx_busy <= 1'b0; tx_done_tick <= 1'b1; end end else begin tx_done_tick <= 1'b0; end end end endmodule发送模块这里，当txstart信号有效且当前不忙时，就开始发送数据。每来一个baudtick信号，就发送一位数据，先发数据位，最后发停止位。发送完成后txdonetick信号置1，同时tx_busy信号置0表示发送结束。
接收模块
module uart_rx ( input wire clk, input wire rst, input wire baud_tick, input wire rx, output reg [7:0] rx_data, output reg rx_done_tick ); reg [3:0] bit_index; reg rx_sample; always @(posedge clk or posedge rst) begin if (rst) begin bit_index <= 4'd0; rx_done_tick <= 1'b0; rx_sample <= 1'b1; end else begin if (!rx && rx_sample) begin rx_sample <= 1'b0; #(4) bit_index <= 4'd0; end else if (baud_tick) begin if (bit_index < 4'd8) begin rx_data[bit_index] <= rx; bit_index <= bit_index + 4'd1; end else begin rx_done_tick <= 1'b1; rx_sample <= 1'b1; end end else begin rx_done_tick <= 1'b0; end end end endmodule接收模块这边，当检测到rx信号从高到低变化，并且rxsample为1时，就开始准备接收数据。每来一个baudtick信号，采集一位数据存到rxdata中。当8位数据都采集完，rxdone_tick信号置1表示接收完成。
闭环测试
将发送模块和接收模块连接起来，就可以进行闭环测试啦。在测试时，通过选择不同的波特率，发送一些数据，看看接收模块能否正确接收到数据。这样就完成了一个支持9600和115200速率的FPGA串口闭环收发小程序啦。希望这篇文章能给大家在FPGA串口开发上带来一些启发。
FPGA串口闭环收发小程序，支持9600和115200速率，
