技巧一： 高效利用高速采样时钟采样低频数据
在项目中，利用JTAG采样低频数据时，受限于片上BRAM资源，采样的数据深度不能太深；另外，通常会受限于JTAG仿真器时钟也不能设置太低频率（如图1所示），所以对于低频数据进行调试或者排查偶发故障需要多次抓取故障附近数据时，简单采用如图2所示触发方式，只能在①处触发条件时采样一个重复很多次的"H"数据，不能采集到完整的串口指令，不方便调试问题。
图1：JTAG clock频率设置
图2：默认简单触发条件设置
因此，在利用高频时钟采样低频数据时，可以在图3所示，在①处Nuber of windows采样窗口设置40个，即将2048个采样深度分为40段，每段满足④处触发条件时，都会采样数据，这样就可以删除大量重复数据，得到我们想要观察的完整串口通信指令。
图3：采用多段触发采样
技巧二：选择合适的ILA核端口例化参数方式
在利用ILA核调试Verilog代码时，有时需要观察的信号非常多，调试过程中还要不断修改要观察的信号，如果采用如图4所示方式，需要不断修改ILA核信号位宽，以满足要观察的信号，不便于调试。
图4：ILA核调用方式1
这时，可以利用如图5所示方式，ILA核port设置为1个，观察信号位宽设置为较宽值，方便添加或修改要观察的信号，而无需每次修改ILA核设置。
图5：ILA核调用方式2
注意：在使用图5所示ILA核方式调试时，如果触发逻辑设置为如图6所示，<，<=，>,=>时，软件将产生错误，如图7所示，这种情况下可以使用图4所示调用方式。
图6：ILA核调用方式2触发逻辑选择
图7：ILA核调用方式2触发错误情况
技巧三：Vivado中未分配管脚IO不检查约束设置
在顶层文件FPGA外部接口有时会添加一些调试IO口，这些IO口如果不分配管脚约束，Vivado软件编译检查IO约束时就会报错，此时可以在.xdc文件中添加以下语法，跳过未分配IO语法检查。
set_property SEVERITY {Warning} [get_drc_checks NSTD-1]
set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]
set_property SEVERITY {Warning} [get_drc_checks UCIO-1]
技巧四：压缩比特流文件，提高Flash下载速度
FPGA编译后的程序往往较大，通过压缩，可以减少比特流文件大小，提到下载速度快，加载速度更快。在约束文件中可以增加以下约束：
set_property BITSTREAM.GENERAL.COMPRESS true [current_design]
set_property BITSTREAM.CONFIG.CONFIGRATE 50 [current_design]
set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]
set_property BITSTREAM.CONFIG.SPI_FALL_EDGE Yes [current_design]
需要注意的是：设置Flash配置速度、位宽、时钟加载沿仅对FPGA有用，ZYNQ SOC不支持。
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