基于EGO1开发板的七人表决器设计与FPGA实现-平芜编程栈

1. EGO1开发板与七人表决器设计概述

EGO1开发板是Xilinx推出的FPGA学习平台，搭载Artix-7系列芯片，特别适合数字逻辑实验。七人表决器是一个经典的数字系统设计案例，通过FPGA实现可以直观展示硬件描述语言的编程思想。这个项目将使用EGO1板载的拨码开关作为输入，LED灯和数码管作为输出显示。

我第一次接触这个实验时，发现它完美结合了理论知识和实践操作。拨码开关模拟七个人的投票动作，LED灯显示每个人的投票状态，数码管实时统计通过票数，最后一个LED灯指示最终表决结果。这种直观的交互方式让抽象的逻辑控制变得具体可见。

2. 硬件设计与配置

2.1 输入输出设备分配

EGO1开发板提供了丰富的IO资源：

输入部分：使用SW0-SW6共7个拨码开关，每个开关代表一位投票人（1表示同意，0表示反对）
输出部分：
- LED0-LED6：显示7位投票人的实时状态
- LED7：最终表决结果指示灯
- 数码管：显示当前同意票数（0-7）

实际接线时要注意：EGO1的拨码开关默认高电平有效，而LED是低电平点亮。我在第一次实验时就因为没注意这个细节，导致逻辑完全反了，后来在代码中做了反向处理才解决。

2.2 数码管驱动原理

EGO1采用共阴极数码管，需要特别注意：

位选信号（BitSelection）选择要点亮的数码管
段选信号（Pselection）控制显示的数字形状
静态显示模式下，位选固定为8'b00000001（选择第一个数码管）

数码管的段码表需要预先定义，比如数字"0"对应7'b1111110。建议先用一个测试程序验证数码管是否正常工作，避免后续调试时混淆硬件和软件问题。

3. Verilog代码实现

3.1 模块定义与端口声明

module voting( input [6:0] a, // 7位投票输入 output [7:0] BitSelection, // 数码管位选 output reg [6:0] Pselection, // 数码管段选 output [6:0] b, // LED状态输出 output reg pass // 最终表决结果 );

这里我建议将输入输出信号命名得有明确含义，比如用vote_input代替a，这样代码可读性更好。实际项目中，良好的命名习惯能节省大量调试时间。

3.2 投票逻辑处理

reg [3:0] vote_count; assign b = ~a; // LED低电平点亮，需要取反 always @(a) begin vote_count = a[0] + a[1] + a[2] + a[3] + a[4] + a[5] + a[6]; pass = (vote_count >= 4) ? 1 : 0; case(vote_count) 0: Pselection = 7'b1111110; 1: Pselection = 7'b0110000; // ...其他数字编码 7: Pselection = 7'b1110000; default: Pselection = 7'b1111110; endcase end

这个always块有三个关键点：

使用加法器统计高电平数量（同意票数）
多数表决逻辑（≥4票通过）
数码管显示译码

调试时我发现一个常见错误：忘记将LED输出取反，导致开关状态和指示灯显示相反。建议新手在代码中加入详细注释，特别是这种容易出错的细节。

3.3 数码管静态显示设置

assign BitSelection = 8'b00000001; // 固定选择第一个数码管

如果要做动态扫描显示，需要添加时钟分频逻辑。但在简单表决器中，静态显示已经足够。我曾经尝试过动态扫描，结果因为时钟频率设置不当导致显示闪烁，后来调整到200Hz左右才稳定。

4. 功能仿真与验证

4.1 测试平台搭建

module test; reg [6:0] a; wire [7:0] BitSelection; wire [6:0] Pselection; wire [6:0] b; wire pass; voting uut(a, BitSelection, Pselection, b, pass); initial begin a = 0; #100 a = 7'b0000111; // 3票同意 #100 a = 7'b0011110; // 4票同意 #100 a = 7'b1111111; // 全票通过 end endmodule

仿真时建议覆盖这些典型场景：

全票反对（0票）
刚好半数（3票）
刚好通过（4票）
全票通过（7票）

4.2 上板调试技巧

约束文件配置：正确定义引脚约束，EGO1的引脚定义可以在官方文档中找到
分段调试：先测试LED显示，再测试数码管，最后整合
常见问题：
- 显示乱码：检查段码表是否正确
- 无反应：检查时钟约束和复位信号
- 部分LED不亮：检查物理连接和引脚分配

我遇到过一个棘手问题：数码管显示的数字缺段，后来发现是约束文件中引脚定义错了两位。建议每次修改约束文件后都重新生成bit文件。

5. 进阶优化方向

5.1 添加防抖动处理

机械开关会有10-20ms的抖动，可以增加消抖逻辑：

reg [19:0] count; reg [6:0] stable_a; always @(posedge clk) begin if(a != stable_a) count <= 0; else count <= count + 1; if(&count) stable_a <= a; // 持续稳定后更新 end

5.2 增加表决超时功能

使用板载时钟实现30秒表决时间限制：

reg [31:0] timer; reg timeout; always @(posedge clk) begin if(reset) timer <= 0; else if(!timeout) timer <= timer + 1; timeout = (timer >= 30_000_000); // 假设时钟100MHz end

5.3 多位数码管显示

如果需要显示更多信息，可以扩展为4位数码管动态扫描：

reg [1:0] scan_cnt; reg [3:0] digit [0:3]; always @(posedge clk_div) begin scan_cnt <= scan_cnt + 1; case(scan_cnt) 0: begin BitSelection <= 8'b00000001; Pselection <= seg_table[digit[0]]; end // 其他位类似 endcase end